Merge pull request #405 from sajattack/sifive-triple

add riscv-sifive-elf triple

targets/nexys4ddr: use soc.add_ethernet method.

integration/soc: add add_ethernet method.

integration/soc: mode litedram imports to add_sdram, remove some separators.

add riscv-sifive-elf triple

test/test_targets: use uart-name=stub.

soc/uart: add configurable UART FIFO depth.

cores/uart: cleanup

soc/cores/uart/UARTCrossover: reduce fifo_depth to 1.

interconnect/stream/SyncFIFO: allow depth down to 0.

interconnect/axi: remove Record inheritance on AXIInterface/AXILiteInterface.

interconnect/axi: add AXI Stream definition and get_ios/connect_to_pads methods.

interconnect/axi: set default data_width/address_width to 32-bit.

targets: default to trellis toolchain on all ECP5 targets (now able to build all supported targets).

cores/gpio: use separate TSTriple for each bit.

This fixes per bit OE control.

lattice/yosys: don't use quiet operation since logs are useful and for consistency with others build backends.

targets/kc705: use DDRPHY_CMD_DELAY to center write leveling.

software/bios/sdram: allow setting CLK/CMD delay from user design and configure it before write/read leveling.

Setting a manual delay on CLK/CMD vs DQ/DQS is required on some configuration to center the write leveling window:

Before (delay = 0 taps):
Write leveling:
m0: |11000000000000011111111111| delay: 15
m1: |00000000000000111111111111| delay: 14
m2: |11110000000000000111111111| delay: 17
m3: |11110000000000000011111111| delay: 18
m4: |11111111110000000000000111| delay: 00
m5: |11111111110000000000000111| delay: 00
m6: |11111111111000000000000001| delay: 00
m7: |11111111111000000000000011| delay: 00

After (delay = 12 taps):
Write leveling:
m0: |11111111111111000000000000| delay: 00
m1: |11111111111100000000000001| delay: 00
m2: |00011111111111110000000000| delay: 03
m3: |00011111111111110000000000| delay: 03
m4: |00000000111111111111110000| delay: 08
m5: |00000000111111111111110000| delay: 08
m6: |00000000001111111111111000| delay: 10
m7: |00000000001111111111111000| delay: 10

boards: keep in sync with LiteX-boards

interconnect/axi: remove mode on AXIInterface (not used and breaking LiteDRAM tests)

integration/soc: -x on soc.py

soc/cores/bitbang: fix missing self.comb on miso.

Merge pull request #402 from antmicro/litex-gen-fix-uart-pins

tools: litex_gen: fix missing UART pins

software: disable LTO with LM32 (not supported by old GCC versions easily available).

Merge pull request #401 from antmicro/enable-lto

software: enable link time optimization (LTO)

tools: litex_gen: fix missing UART pins

software: enable link time optimization (LTO)

Co-authored-by: Pawel Czarnecki <pczarnecki@internships.antmicro.com>

Merge pull request #400 from Xiretza/ecp5-pll-freqfix

Fix ECP5PLL VCO frequency range

Fix ECP5PLL VCO frequency range

See https://www.latticesemi.com/view_document?document_id=50461 ("ECP5
and ECP5-5G Family Data Sheet"), section 3.19 "sysCLOCK PLL Timing".

integration/soc: improve presentation of SoCLocHandler's locations.

interconnect/axi: remove bus_name on connect_to_pads

tools/litex_gen: add bus parameter and AXI (Lite) support.

litex_gen/axi: simplify the way the bus is exposed as ios and connected to pads.

litex_gen/wishbone: simplify the way the bus is exposed as ios and connected to pads.

tools: rename litex_extract to litex_gen (use similar name than litedram/liteeth generators) and cleanup/simplify.

Merge pull request #396 from antmicro/external-wb

Add a script that allows to generate standalone cores

Merge pull request #397 from gsomlo/gls-csr-volatile

Add 'volatile' qualifier to new CSR accessors

Add 'volatile' qualifier to new CSR accessors

Through their use of the MMPTR() macro, the "classic"
csr_[read|write]simple() accsessors identify the MMIO
subregister with the 'volatile' qualifier.

Adjust the new, csr_[rd|wr]_uint[8|16|32|64]() accessors
to also utilize the 'volatile' qualifier. Since accesses
are implicit (a[i], where a is an 'unsigned long *'),
change 'a' to be a 'volatile unsigned long *' instead.

No difference was noticed in opcodes generated using the
gcc9 risc-v cross-compiler on x86_64 with standard LiteX
cflags (vexriscv and rocket were tested), but since
reports exist that 'volatile' matters on some combinations
of compilers and targets, add the 'volatile' qualifier just
to be on the safe side.

Signed-off-by: Gabriel Somlo <gsomlo@gmail.com

tools: add script for extracting wishbone cores

axi: add to_pads method

Signed-off-by: Karol Gugala <kgugala@antmicro.com>

wishbone: add extracting module signals to the top

doc/socdoc: fix example

cpu/blackparrot: first cleanup pass

integration/soc: set base_address on LiteDRAMWishbone2Native, fix addressing with >= 1GB SDRAMs.

build/sim: add Verilator FST tracing support.

Merge pull request #390 from gsomlo/gls-add-sdcard

Import LiteSDCard support in to LiteX, using nexys4ddr as the initial test target

targets/nexys4ddr: add optional sdcard support

Add the option to select LiteSDCard support in BaseSoC, via the
'--with-sdcard' command line argument.

Signed-off-by: Gabriel Somlo <gsomlo@gmail.com>

bios: add litesdcard test routines to boot menu

This is a straightforward import of the sdcard initialization and
testing routines from the LiteSDCard demo example, made available
as mainline LiteX bios boot-prompt commands.

Signed-off-by: Gabriel Somlo <gsomlo@gmail.com>

targets/nexys4ddr: add ethernet via method instead of inheritance

Switch adding LiteETH support to BaseSoc via a method instead of
inheritance. This allows further optional peripherals to be added
in the future, via additional methods.

Signed-off-by: Gabriel Somlo <gsomlo@gmail.com>

soc_core: fix missing init on main_ram

Merge pull request #389 from antmicro/linux_flash_offsets

bios/boot: allow to customize flash offsets of Linux images

cores/cpu: use standard+debug variant when only debug is specified.

bios/boot: allow to customize flash offsets of Linux images

soc/cores/clock: add reset_cycles parameter to S7IDELAYCTRL/USIDELAYCTRL

soc/csr_bus: fix aligned_paging computation (should be done with SoC's Bus data width not bus.alignment)

integration/soc: improve Region logger

bios/boot: update and fix flashboot, improve verbosity

soc: increase supporteds address_width/paging

soc_core: expose CSR paging

soc/csr_bus: improve CSR paging genericity

tools/litex_sim: use new sdram verbosity parameter

integration/soc: add configurable CSR Paging

soc_core: add back identifier

Merge pull request #387 from BracketMaster/master

litex_sim now working on MacOS and Linux

update to work with mac

tools/litex_sim: specify default local/remote-ip addresses.

tools/litex_sim: add ethernet local/remote-ip arguments.

interconnect/stream: cleanup imports/idents

Merge pull request #386 from antmicro/sdram-timing-checker

tools/litex_sim: add cli options to control SDRAM timing checker

tools/litex_sim: add cli options to control SDRAM timing checker

soc_core: fix cpu_variant renaming regression

doc: rename lxsocdoc -> socdoc and update readme

With the merge of lxsocdoc into upstream litex, the old name of
"lxsocdoc" doesn't make as much sense.  Additionally, the import paths
are now different.

Rename this file to reflect the new home of `soc/doc`, and update the
code examples to work with the new name.

Signed-off-by: Sean Cross <sean@xobs.io>

doc: fix regression with new irq manager

Previously, we were accessing the `soc.soc_interrupt_map` property in
order to be able to enumerate the interrupts.  This has been subsumed
into a more general `irq` object that manages the interrupts.

Use `soc.irq.locs` instead of `soc.soc_interrupt_map` as the authority
on interrupts for both doc and export.

This fixes #385.

Signed-off-by: Sean Cross <sean@xobs.io>

soc/CSR: show alignment in report and add info when updating.

soc/add_cpu: use cpu.data_width as CSR alignment, fix regression on Rocket

integration/soc: fix refactoring issues

soc/integration/builder: update copyright, align arguments

Merge pull request #383 from Xiretza/builder-directories

Unify output directory handling in builder

Unify output directory handling in builder

Merge pull request #382 from enjoy-digital/new_soc

Add new SoC/LiteXSoC classes and use it for SoCCore/SoCSDRAM

soc_core/soc_sdram: add disclaimer

soc_core: provide full retro-compatibily when add_wb_slave is called before add_memory_region

soc: fix busword typo

targets/EthernetSoC: be sure memory region is added before adding Wishbone Slave (required by new SoC)

Merge branch 'master' into new_soc

soc/integration: move mem_decoder to soc_core

soc/integration/common: simplify get_version

soc/add_uart: fix bridge

soc_core/soc_sdram: remove disclaimer (we'll add it later when designs will be adapted)

soc: avoid double definition of main_ram

soc: improve log colors on error reporting

soc: add linker regions management

soc: improve log presentation/colors

soc: fix cpu_reset_address

tools/litex_sim_new: remove

soc: fix build_time format

cores/cpu: remove separators on io_regions (requires python 3.6)

Merge pull request #380 from Xiretza/cpunone-all-io

Allow all memory regions to be used as IO with CPUNone

soc/add_sdram: simplify L2 Cache, use FullMemoryWE on L2 Cache by default (seems better on all devices)

soc_core/common: move old mem_decoder to soc_core, simplify get_version