Merge pull request #1613 from porglezomp-misc/version-flag-alias

Add --version and -version as aliases for -V

ice40: add SB_SPRAM256KA arrival time

simple_abc9 tests to discard whitebox before write for sim

abc_box_id -> abc9_box_id in test

Fix $__ABC9_ASYNC1 to output 1'b1 not 1'b0

Merge pull request #1652 from YosysHQ/eddie/abc9_fixes

Eddie/abc9 fixes

abc9: error out if flip-flop init is 1'b1 for '-dff'

Due to ABC sequential synthesis restriction

abc9: fix scratchpad entry abc9.verify

Merge pull request #1637 from YosysHQ/mwk/fix-1634

fsm_detect: Add a cache to avoid excessive CPU usage for big mux networks.

Merge pull request #1629 from YosysHQ/mwk/edif-z

edif: Just ignore connections to 'z

Merge pull request #1621 from YosysHQ/clifford/fminit

Add fminit pass

Merge pull request #1643 from YosysHQ/eddie/cleanup_arith_map

Cleanup +/xilinx/arith_map.v

Merge pull request #1602 from niklasnisbeth/ice40-init-vals-warning

ice40: Demote conflicting FF init values to a warning

Merge pull request #1645 from YosysHQ/eddie/fix1644

{ice40,xilinx}_dsp: improve robustess

xilinx_dsp: another typo; move xilinx specific test

ice40_dsp: fix typo

Consistency

xilinx_dsp: add parameter defaults

Add #1644 testcase

synth_ice40: call wreduce before mul2dsp

ice40_dsp: add test

ice40_dsp: add default values for parameters

ice40_dsp: tolerant of fanout-less outputs, as well as all-zero inputs

Deprecate `_CLB_CARRY from +/xilinx/arith_map.v since #1623

+/xilinx/arith_map.v fix $lcu rule

Merge pull request #1639 from YosysHQ/eddie/fix_read_xaiger

read_aiger: $lut prefix in front

abc9: aAdd test to check $_NOT_s are absorbed

read_aiger: $lut prefix in front

Merge pull request #1636 from YosysHQ/eddie/fix_synth_xilinx_W

synth_xilinx: fix default W value for non-xc7

Merge pull request #1635 from YosysHQ/eddie/print_stats

print_stats footer to return peak memory, option for including children

fsm_detect: Add a cache to avoid excessive CPU usage for big mux networks.

Fixes #1634.

Merge pull request #1633 from YosysHQ/eddie/fix_autoname

autoname: do not rename ports

Merge pull request #1632 from YosysHQ/eddie/fix1630

read_aiger: uniquify wires with $aiger<autoidx> prefix

As before, only display MEM if Linux or FreeBSD

synth_xilinx: fix default W value for non-xc7

print_stats footer to return peak memory, option for including children

Merge pull request #1623 from YosysHQ/mmicko/edif_attr

Export wire properties in EDIF

autoname: do not autoname ports

autoname: add testcase with $-prefix-ed port

read_aiger: also rename "$0"

read_aiger: uniquify wires with $aiger<autoidx> prefix

Add #1630 testcase

read_aiger: make $and/$not/$lut the prefix not suffix

Merge pull request #1620 from YosysHQ/eddie/abc9_scratchpad

abc9: add some scripts/options into "scratchpad"

Merge pull request #1627 from YosysHQ/eddie/fix1626

synth_ice40: -abc2 to always use `abc` even if `-abc9`

edif: Just ignore connections to 'z

Connecting a const 'z to a net should be equivalent to not connecting it
at all, so let's just ignore such connections on output.

Add #1626 testcase

synth_ice40: -abc2 to always use `abc` even if `-abc9`

Another conflict

write_xaiger: create holes_sigmap before modifications

MIssed this merge conflict

Merge remote-tracking branch 'origin/master' into eddie/abc9_scratchpad

Merge pull request #1625 from YosysHQ/eddie/abc9_mfs

abc9: re-enable "&mfs" optimisation for synth_{xilinx,ecp5}

abc9: fix help message, found by @nakengelhardt

write_xaiger: sort holes by offset as well as port_id

abc9: remove -nomfs option

Merge remote-tracking branch 'origin/master' into eddie/abc9_mfs

Bump ABCREV for upstream fix

Merge pull request #1622 from YosysHQ/clifford/onpassreg

Add Pass::on_register() and Pass::on_shutdown()

Copy-pasta

synth_xilinx: synth_xilinx.abc9.xc7.W to replace XC7_WIRE_DELAY macro

abc9: add abc9.verify and abc9.debug options

Merge pull request #1624 from YosysHQ/eddie/abc9_leak

abc9: fix memory leak

abc9: fix memory leak

abc9: fix typos

this one is fine

Fix tests

remove whitespace

Use CARRY4 for abc1 as well, preventing issues with Vivado

Export wire properties as well in EDIF

Add abc9 sanity test

Tune abc9.script.flow

Add '-v' to &if for abc9.script.default.fast

abc9: start post-fix with semicolon

abc9.script.* constpad entries to start with '+'

Revert "abc9: if -script value is a file, then source it, otherwise commands"

This reverts commit 0696b7bc9e4bd86eadd0e0b92696392cc5dc6172.

Move abc9.* constpad entries to Abc9Pass::on_register()

Merge remote-tracking branch 'origin/clifford/onpassreg' into eddie/abc9_scratchpad

Bump version

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Add Pass::on_register() and Pass::on_shutdown()

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Add fminit pass

Signed-off-by: Clifford Wolf <clifford@clifford.at>

write_xaiger: cleanup holes generation

write_xaiger: holes PIs only if whitebox

Add abc9.if.script.flow{,2} to constpad

scratchpad entry abc9.if.R to &if -R

abc9: if -script value is a file, then source it, otherwise commands

abc9: add time as last script command

Fix {C} substitution

Add RTLIL::constpad, init by yosys_setup(); use for abc9

Fix abc9_xc7.box comments

Fix abc9_xc7.box comments

scc to use design->selected_modules() which avoids black/white-boxes

Merge remote-tracking branch 'origin/master' into eddie/abc9_mfs

Bump ABCREV for upstream fix

Merge pull request #1618 from YosysHQ/eddie/aiger_fixes

read_aiger fixes

read_aiger: consistency between ascii and binary; also name latches

Add testcases

tests/aiger: write Yosys output

read_aiger: connect identical signals together

read_aiger: cope with latches and POs with same name