mibuild: use keyword arguments directly in build_cmdline

mibuild: add support for Yosys

doc/index.rst: drop index and table chapter, index and search are also generated without

setup.py: update repository address

genlib/coding: add docstrings, add it to api doc

genlib/coding, test/test_coding: unittests

test/test_fifo: do not use relative import

This way the test can simply be run with:
 python -m unittest test_fifo.py

test/test_fifo, genlib/fifo: move test to unittest

migen/test: start unittests

sim: use Simulator as a contextmanager

__del__ garbage collector callbacks are too delicate.  E.g. imported
modules can be garbage collected before the objects using them. Can't
use os.remove, socket.SHUT_RDWR...

* added a DeprecationWarning if a Simulator is garbage collected without
having its .close() called
* renamed all gc __del__ callbacks to close()
* implemented context manager hooks for Simulator. Use like

   with Simulator(TestBench()) as s:
       s.run()

doc/api, index: add fhdl.structure, add index/search

genindex is needed to generate links between members and search is
useful for the html docs.

fhdl/structure: clarify usage restrictions of LHS Cat

doc/conf.py: no modindex, no numpydoc warnings

* do not generate boring modindex for html and latex outputs
* numpydoc_show_class_members=False, to skip undocumented methods
  https://github.com/phn/pytpm/issues/3#issuecomment-12133978

fhdl.structure: document the API

genlib.fifo: fix docstring section syntax

genlib/fifo: clarify we behaviour when writable=0

setup API documentation, start by documenting fifos

add autodoc, numpydoc and doctest to sphinx to generate API doc

platforms/papilio_pro: add 2x SPI pins

specials/Instance: add PreformattedParam

bus/wishbone/sram: expose memory component

bus/wishbone: style

platforms/papilio_pro: fix clock signal handling

platforms/m1: use definition compatible with Mixxeo for VGA out

lasmibus/Crossbar: more flexible master assignment

remove stale .gitignore

update pointers

merge Mibuild into Migen

Add 'mibuild/' from commit '9d5931c969810a236de2a2713cfd5e509839d097'

git-subtree-dir: mibuild
git-subtree-mainline: 7e4024beb3cd10c31ee575eddf9a61d79e0d2c61
git-subtree-split: 9d5931c969810a236de2a2713cfd5e509839d097

genlib/fsm: rename {entering,leaving} to after_{entering,leaving}, add before_{entering,leaving}

flow/isd: update to new APIs

platforms/mixxeo: update DVI input timing constraints

rename milkymist-ng to MiSoC

plumbing: use Record.connect in Multiplexer/ Demultiplexer

util: add missing __init__.py

actorlib/spi/DMAWriteController: make ack_when_inactive a keyword-only arg

actorlib/spi: add ack_when_inactive parameter to DMA Write Controller

In some cases we don't want to stall the input pipeline when the DMA is inactive, setting ack_when_inactive to True will enable acknowledge of data when the DMA is inactive.

flow/plumbing/muxdemux: use existing connect() method instead of new function

flow/actor: Record.connect no longer takes kwargs

flow/plumbing: add Multiplexer and Demultiplexer

replace use of __dict__ with dir()/xdir()

flow: add AbstractActor busy signals

Better record layout parameterization mechanism

Revert "genlib/record: support passing params in same object"

This reverts commit 018afe57ef52b8040934319cac848437a2ba0163.

Revert "genlib/fifo: support RecordP"

This reverts commit c0d2b5a78947814eeb9476fe7ca4c1e3d27e02f4.

genlib/fifo: support RecordP

genlib/record: support passing params in same object

mixxeo: add DVI output pins

Merge branch 'master' of github.com:milkymist/mibuild

mixxeo: use -2 speed grade

mixxeo: swap pairs 0 and 1 on DVI1

platforms/mixxeo: add LED

genlib/fsm: add entering/ongoing/leaving methods

actorlib/fifo: do not duplicate safe write logic

actorlib/spi/DMAController: use EventSourceProcess

actorlib/spi: add optional irq generation on DMAController

actorlib/fifo: rewrite

* use classes for less code duplication
* the idea of decorator is to avoid passing common parameters (e.g. clock domain names) in module constructors, so remove those parameters
* style

examples/basic/namer: cleanup

actorlib: add fifo

bus/wb2lasmi: use existing interface to determine WB width to be consistent with other modules

wishbone/SRAM: fix non-32-bit bus

wishbone2lasmi: configurable data width

wishbone : add DownConverter

altera_quartus: fix import _Fragment

wishbone2lasmi : add support for 32 bits lasmim data width

genlib/misc: improve genericity of split/displacer/chooser

platforms/m1: resetless by default

add ternary operator sel ? a : b

add += operator to fragment

add mist synthesis mode to build

fhdl: improve naming of related signals

fhdl/namer: detect leaf nodes better

fhdl: move insert_resets to tools

fhdl: support for naming related signals

xilinx_ise: cleanup

namer: add HUID suffix step

Fix missing string replace. Added support for 32-bit ISE if 64-bit version is missing on 64-bit system.

namer: split by numbers

treeviz: support multiline labels

treeviz: improve layout of unbalanced trees

fhdl/namer: new namer with explicit tree

add tree visualizer

add edif build routines

fhdl/edif: adjust for use with mibuild

fhdl/edif: add support for inout signals

bank/csrgen: add get_offset function to pre-calculate register addresses

bank/description/AutoCSR: prefix csr/mem only once

setup.py: change license to BSD

Change license to BSD

fhdl: add EDIF back-end

platforms/mixxeo: new pin assignments to ease routing

csr: new data width API

bus/wishbone: configurable data width

genlib/record: support abstract signal width

pytholite/io: len -> flen

pythloite/ExprCompiler: attempt compile-time evaluation first

bus/csr/Initiator: correct read latency

actorlib/spi: remove unused function

fix synthesis translate on/off switch

fhdl: RenameClockDomains decorator