Allow SimActors to produce/consume a constant stream of tokens

Currently a SimActor requires one clock period to recover from consuming or
producing a token. ack/stb are deasserted in the cycle where the token is
consumed/produced and only re-asserted in the next cycle. This patch updates the
code to keep the control signals asserted if the actor is able to produce or
consume a token in the next cycle.

The patch also sets 'initialize' attribute on the simulation method, this will
make sure that the control and data signals will be ready right on the first
clock cycle.

Signed-off-by: Lars-Peter Clausen <lars@metafoo.de>

Add support for negative slice indices

In python a negative indices usually mean start counting from the right side.
I.e. if the index is negative is acutal index used is len(l) + i. E.g. l[-2]
equals l[len(l)-2].

Being able to specify an index this way also comes in handy for migen slices in
some cases. E.g. the following snippet can be implement to shift an abitrary
length register n bits to the right:
reg.eq(Cat(Replicate(0, n), reg[-n:])

Signed-off-by: Lars-Peter Clausen <lars@metafoo.de>

csr/SRAM: support for writes with memory widths larger than bus words

fhdl/verilog: tristate outputs are always wire

bus/csr: support memories with larger word width than the bus (read only)

fhdl/autofragment: bugfixes + add auto_attr

fhdl/autofragment: FModule

csr/SRAM: prefix page register with memory name

fhdl/verilog: insert reset before listing signals

bank/description: memprefix

fhdl/specials: allow setting memory name

uio/ioo: fix specials

fhdl/specials/Instance: _printintbool -> verilog_printexpr

examples/psync: cleanup

examples/basic/psync: demonstrate the new features

genlib: clock domain crossing elements

fhdl/verilog: support special lowering and overrides

examples/fir: better filter

corelogic -> genlib

fhdl: inline synthesis directive support

doc: new 'specials' API

New 'specials' API

doc: tristates

fhdl: TSTriple

fhdl: tristate support

fhdl/autofragment: from_attributes

doc: fix signal desc layout

Merge branch 'master' of github.com:milkymist/migen

doc/dataflow: remove ActorNode

doc/dataflow: remove ALA

doc: multiple clock domains

doc: do not inline examples as this never works with most Sphinx setups ...

doc: update to new Migen APIs

sim: default runner to Icarus Verilog

flow/perftools: finish removing ActorNode

fhdl/structure: store clock domain name

fhdl/verilog: fix spurious clock/reset signals on multiple calls to convert()

corelogic: complex arithmetic support

fhdl: support nested statement lists

pytholite: fix bug with constant assignment to register

pytholite: prune unused registers

Do not use super()

examples/pytholite: fix imports

fhdl/tools: bitreverse

actorlib/sim/SimActor: do not drive busy low when generator yields None

Token: support idle_wait

Move Token to migen.flow.transactions

replace some forgotten is_abstract()

Remove ActorNode

Merge branch 'master' of github.com:milkymist/migen

fhdl/structure: do not create Signal in Instance when parameter is int

elsewhere: do not create interface in default param

migen/bank: do not create interface in default param

bus/csr: add SRAM

bank/csrgen: interface -> bus

bank/description: define reset value of read signal

actorlib/sim: drive busy high until generator is finished

bus/wishbone/sram: accept memories < 32 bits

bus/wishbone: add SRAM

pytholite: fix bit width of selection signal

pytholite: support signed registers

corelogic/roundrobin: fix request width (again)

corelogic/roundrobin: fix request width

Fix various errors from new bitwidth/signedness system conversion

fhdl/verilog: make signal behave as integers in arithmetic (MyHDL style)

See http://jandecaluwe.com/hdldesign/counting.html

fhdl/structure: add unary minus

Replace Signal(bits_for(... with Signal(max=...

New specification for width and signedness

Refactor Case

pytholite/reg: use source id in dictionary

Remove Constant

examples/sim/dataflow: update to new APIs

examples/dataflow/dma: update to new APIs

examples/basic: remove unroll example

fhdl/structure: improved bits_for function

visit/NodeTransformer: copy most nodes

fhdl/tools: use NodeTransformer to lower arrays

examples/basic/arrays: add array assignment to fragment

fhdl/tools: use NodeVisitor

Remove unroll

fhdl/structure: remove deprecated MemoryPort

bus/wishbone2asmi: do not use MemoryPort

actorlib/spi: do not use MemoryPort

examples/sim/memory: do not use MemoryPort

actorlib/sim: Dumper

fhdl/structure: disable we_granularity when larger than width

sim/generic/multiread: do not return spurious items

pytholite: fix import of _Slice

pytholite/io: support memory

fhdl/structure/Memory: fix we width

examples/memory: use new get_port API

fhdl/structure: add Memory.get_port API

fhdl: use object creation counter (HUID) as hash. This finally makes the generated code textually the same across runs.

fhdl/structure: use sets for memories and instance collections

examples/pytholite/uio: demonstrate memories

uio: support memories

bus: memory initiator

pytholite/io: fix Wishbone writes + support sel attribute

examples/pytholite/uio: simulate and convert Pytholite

pytholite/io: support Wishbone reads