ISA changes

Add AMOXOR

Implement zany immediates

Don't tick HTIF as often

Add rd field to JAL; drop J

Renumber PCRs

Add test program for dummy rocc

Should move this elsewhere

Implement RoCC and add a dummy RoCC

Enable it with --extension=dummy

Instructions are no longer member functions

Ignore JALR's effective address LSB

Disentangle some header files

Rename MTFSR/MFFSR to FSSR/FRSR

Swap J and JALR encoding

Fix eret (again)

* Set SR_S if SR_PS is set, not the other way around
  (that is, set SR_S if SR_PS is not set).

Fix dumb ERET bug

Don't flush TLB on PTBR writes (only FATC)

New supervisor mode

Remove more vector stuff

Rename MFTX/MXTF to FMV

Rip out Hwacha for now

Rip out RVC for now

Generate instruction decoder dynamically

This will make it easier for accelerators to add instructions.

Remove JALR static hints

Kill spike when xspike is SIGINTed

Don't use stdout for debugging

Add xspike program

Use calloc to allocate target memory

It just calls mmap under the hood, anyway...

Eliminate infinite loop in debug mode

Exit cleanly from debug console

Favor procs.size() over num_cores()

Fix SR_U64 bit being ignored

make spike.o correctly depend on dispatch.h

use coreutils `seq' instead of hacky `range'

change riscv-isa-run to spike in documentation

fix make issue

change riscv-isa-run to spike

make Makefile sh-friendly

use inttypes macros to print uint64_t

fix(?) circular dependence on generated headers

add range(start, end) method to Makefile

fixes to correctly simulate the vector unit

make interactive mode cope with canonical terminal

destroy htif on simulator termination

correctly depend on dispatch.h

remove circular dependence in Makefile

Thanks, Sebastien!

update abi register names

add AUIPC insn; remove RDNPC insn

add load-reserved/store-conditional instructions

ignore writes to SR IP field

opcodes.h must only contain DECLARE_INSN() lines

add BSD license

update ancient README

truncate effective addresses in rv32

also, employ a more efficient instruction dispatch based upon rv32 mode.

expose pending interrupts in status register

add missing #include

ignore host writes to fromhost if old value not 0

support compilation with gcc 4.7

fix D$ model not acknowledging stores

specialize fully-associative caches

the dumb linear search of a set's tag array was far too slow

don't store host pointers in soft TLB

this reduces performance by epsilon, but it simplifies hooking into the MMU

clean up fetch-execute loop a bit

add I$/D$/L2$ simulators

migrate to c++11

make HTIF interactions deterministic; fix race

remove unnecessary #include

change htif to link against libfesvr

fix vector code simulation problem, turn on SR_U64

new tohost/fromhost semantics

new tohost/fromhost semantics

correct HTIF reset behavior

cores' reset signals can be independently toggled

fix htif interaction with interactive mode

per-core tohost/fromhost registers

update your fesvr

new supervisor mode

add disasm functions for vector

make NaN behavior consistent with hardfloat

fix double-precision NaNs

abstract regfile write port

abstract regfile behind object

update vector fences

clean up vector exception instructions

add more instructions for vector exception handling

add vvcfg,vtcfg

opcodes cleanup

always propagate default NaN (all bits set)

slight change to vector supervisor instructions

add place holders for instructions to handle vector exceptions

new instructions to handle vector exceptions

new HTIF protocol.  update your fesvr.

fixed a bug in remu[w]

it was actually caught by the ASM tests... :(

implement lighter-weight htif packet header

reimplement div[u][w]/rem[u][w]

fixes bugs for inputs not properly sign-extended

fix sltu disassembly

initialize tohost and fromhost

remove debug printf

poll HTIF occasionally

don't set badvaddr for instruction access faults

fix divide by zero bugs

check that virtual addresses are sign-extended

disentangle decode.h from other headers

work around gcc 4.4 bug