mibuild/lattice: use ODDRXD1 and new synthesis directive

fhdl/special: add optional synthesis directive (needed by Synplify Pro)

mibuild/lattice: add LatticeAsyncResetSynchronizer

mibuild/platforms/versa: add ethernet clock constraints

mibuild/platforms/versa: add rst_n

mibuild/lattice: fix LatticeDDROutput

fhdl/verilog: add simulation parameter to avoid simulation tricks in synthetizable code
it's generally better to have identical code between simulations and synthesis, but here tricks inserted for simulation are clearly expected to be simplified by synthesis tools, so it's better not inserting them.

fhdl/verilog: do not use initial begin in _printinit (not accepted by all synthesis tools ex: Synplify Pro does not accept it)

mibuild/xilinx/common: add LatticeDDROutput

mibuild/xilinx/common: add XilinxDDROutput

migen/genlib/io: add DDRInput and DDROutput

mibuild/platforms: add ethernet to versa

mibuild/platforms: add user_dip_btn to versa

mibuild/lattice: use new Toolchain/Platform architecture

mibuild/altera: use new Toolchain/Platform architecture

mibuild: add initial Lattice Diamond support (with ECP3 Versa board platform skeleton)

move pytholite to separate repos

fhdl/visit: fix TransformModule

mibuild/xilinx: export special_overrides dictionary

mibuild/xilinx: remove obsolete CRG_DS

mibuild: sanitize default clock management

mibuild: get rid of Platform factory function, cleanup

migen/genlib/io: add DifferentialOutput and Xilinx implementation

genlib/io.py: fix copy/paste error (thanks rjo)

migen/genlib: add io.py to define generic I/O specials to be lowered by mibuild

mibuild/sim: clean up (thanks sb)

mibuild/sim/dut_tb: fix permissions

mibuild/sim: get serial dev from /tmp/simserial

mibuild/sim: add support for pty

mibuild/sim: remove hack, the issue was in gateware (padding)

genlib/misc: add increment parameter to Counter

fhdl/module: use r.append() in _collect_submodules

fhdl/module: avoid flushing self._submodules and create do_exit.

mibuild/sim: clean up and move eth struct to sim

mibuild/sim: regroup console_tb/ethernet_tb in dut_tb

mibuild/sim: remove server and interact with tap directly in cpp tb. for now: - need to create tap manually: create tap: openvpn --mktun --dev tap0 ifconfig tap0 192.168.0.14 up mknod /dev/net/tap0 c 10 200 delete tap: openvpn --rmtun --dev tap0 - ARP request/reply OK - TFTP request OK - need to be tested with TFTP server. - need clean up

vivado: permit resources without pins

This is required if the LOC is done by another, external constraints set,
as in the case of the Zynq Processing System Instance.

mibuild/sim: able to visualize arp requests with wireshark
now need to find why that is not responding...

mibuild/sim: able to send ethernet frame from sim to server.py

mibuild/sim: add ethernet pins to verilor.py

platforms/sim: add ethernet pins

genlib/cordic: fix typos

genlib/misc: fix missing *args in Counter

mibuild/sim/server_tb: use SERIAL_SINK_ACK

mibuild/sim: use /tmp/simsocket sockaddr for server

mibuild/sim: avoid updating end at each cycle (simulation speedup)

mibuild/sim: simplify console_tb with sim struct

mibuild/sim: create server.py and server_tb (Proof of concept OK with flterm)
Using a server allow us to create a virtual UART (and ethernet TAP in the future).

1) start the server
2) start flterm on the virtual serial port created by the server
3) run the simulation

This will enable us to do serialboot and netboot in simulation.
This will also enable prototyping  ethernet for ARTIQ in simulation.

xilinx/programmer/vivado: fix Linux support

platforms/kc705: fix imports

Merge branch 'master' of github.com/m-labs/migen

mibuild/sim/verilator: remove verilator_root, use -Wno-fatal and add verbose option (verbose disabled by default)

mibuild/sim: style fixes

move dma_lasmi to MiSoC

lasmi: simplify usage for the user (it's the job of the controller to manage write/read latencies on acks)

mibuild: initial Verilator support

genlib/misc: add FlipFlop, Counter, Timeout

platforms/pipistrello: remove unconnected SDRAM pins

pipistrello: fix ddram dqs, cleanup constraints, add pullup/downs

pipistrello: switch back to xc3sprog and fast (papilio) speed

kx705: add programmer parameter

fix xilinx/programmer with Vivado

xilinx/programmer: add source of vivado's settings (need to be tested on a linux machine)

move dfi/lasmibus/wishbone2lasmi to MiSoC sdram

report cachesize in wishbone2lasmi

xilinx/programmer: add partial flash_bitstream for vivado (can flash full bitstream, need to be adapted to flash part of the flash (bios, ...))

xilinx/programmer: fix xc3sprog (GenericProgrammer)

pipistrello: use fpgaprog

add fpgaprog programmer

add pipistrello platform

Merge branch 'master' of https://github.com/m-labs/migen

platforms/kc705: add user SMA clock

mibuild/kc705: add missing pins on FMC LPC

mibuild: move identifier to platforms

mibuild: fix missing xilinx_common -->xilinx.common change

platforms: add default_clk_freq/default_clk_name (to use it on simple designs to test MiSOC on various platforms)

mibuild: add VivadoProgrammer (only load_bitstream)

mibuild: better file organization (create directory for each vendor and move programmers in it)

mibuild/kc705: add FMC connectors

mibuild: support pin names in IO extensions

endpoints: add param_layout parameter (required to pass parameter data with converters and will allow logic optimizations)

actorlib/structuring: fix eop generation in Pack

mibuild: make resolve_signals public

mibuild: return verilog namespace with build

remove crc since each crc is specific. It's probably better to adapt code for each case.

genlib/crc: use OrderedDict

fhdl/std: add FinalizeError import

mibuild/xilinx_vivado: fix list aliasing problem

xilinx_vivado: add parameters to pass specific commands (to be declared in platforms)

crc: modify CRCChecker to remove CRC and clean up

bank: support direct mapping of CSRs on Wishbone

Wishbone DownConverter: Fix sel signal

genlib/fsm: add NextValue to replace reg/reg_next/ce pattern

fhdl/tools: do not attempt to rename sync clock domain if it does not exist

flow: endpoint description structure with packetized parameter

actorlib/fifo: add buffered parameter

xilinx_vivado: use REM for comment on Windows

Merge pull request #8 from jix/fix-acitorlib-fifo

actorlib/fifo: fix no-op assignment due to .payload omission

actorlib/fifo: fix no-op assignment due to .payload omission

add hamming-code gen/check lib