Added handling of bool-output cells to "wreduce"

Improved xilinx "bram1" test

Added memory_bram "make_outreg" feature

Added back-end auto-detect for .edif and .json

Minor fixes in handling of "init" attribute

Xilinx DRAMS: RAM64X1D, RAM128X1D

Fixed const2big performance bug

techmap code cleanup

Towards DRAM support in Xilinx flow

Added support for "file names with blanks"

Removed "techmap -share_map" (use "-map +/filename" instead)

Added %M and %C select operators

Added "pmuxtree" command

Added "chparam -list"

Added decoder generation to "muxcover"

Added hashlib support for std::tuple<>

Added "muxcover" command

Added pool<K>::pop()

typo fix

Added "chparam" command

Added support for initialized xilinx brams

Added support for initialized brams

Added Xilinx test case for initialized brams

Added Xilinx bram black-box modules

Added "port_directions" to write_json output

Avoid parameter values with size 0 ($mem cells)

make all vector-size related integer params in $mem sim model signed

this fixes iverilog crashes such as the following:
warning: verinum::as_long() truncated 32 bits to 31, returns 2147483647
draw_net_input.c:711: Error: malloc() ran out of memory.

Added $_MUX4_, $_MUX8_, and $_MUX16_ cell types

Added "dffinit", Support for initialized Xilinx DFF

Added "init" attribute support to verilog backend

appnote 012 fix

Appnote 012

Updated ABC to 51705b168d7a

Merge pull request #55 from ahmedirfan1983/master

added appnote and impr in btor

Update README

corrected url

Delete btor.ys

.ys script not needed

Update README

pmux cell is implemented

separated memory next from write cell

Merge branch 'master' of https://github.com/cliffordwolf/yosys

Merge branch 'btor' of https://github.com/ahmedirfan1983/yosys into btor

appnote for verilog to btor

documentation improvements

Ignore celldefine directive in verilog front-end

Fixes in cmos_cells.v

Fixed detection of absolute paths in ABC for win32

Added blif reference to appnote 010

Merge branch 'master' of github.com:cliffordwolf/yosys

fix for python 2.6.6

Fixed handling of quotes in liberty parser

Added hierarchy -auto-top

Added Verilog backend $dffsr support

Documentation for JSON format, added attributes

Added very first version of "synth_ice40"

Fixed bug in "hierarchy" for parametric designs

Json bugfix

Json backend improvements

Added write_blif -attr

Added JSON backend

Const-fold parameter defs on-demand in AstNode::detectSignWidthWorker()

Added $assume support to write_smt2

Added non-std verilog assume() statement

Added $assume cell type

Merge branch 'master' of github.com:cliffordwolf/yosys

Bugfix in iopadmap

Added "keep_hierarchy" attribute

Some cleanups in "clean"

Fixed compilation problems with gcc 4.6.3; use enum instead of const ints.
(original patch by Andrew Becker <andrew.becker@epfl.ch>)

Minor "write_smt2" help msg change

Fixed "check -assert"

Added "<mod>_a" and "<mod>_i" to write_smt2 output

Added "check -assert" doc

Added "check -assert"

Fixed "sat -initsteps" off-by-one bug

Added "sat -stepsize" and "sat -tempinduct-step"

sat docu change

When "sat -tempinduct-baseonly -maxsteps N" reaches maxsteps it is a good thing.

Added "sat -tempinduct-baseonly -tempinduct-inductonly"

Fixed basecase init for "sat -tempinduct"

Fixed "flatten" for non-pre-derived modules

Hotfix for yosysjs/demo03.html

YosysJS: Wait for Viz to load

Replaced ezDefaultSAT with ezSatPtr

Catch constants assigned to cell outputs in "flatten"

Added deep recursion warning to AST simplify

Parser support for complex delay expressions

YosysJS firefox fixes

YosysJS stuff

format fixes in "sat -dump_json"

Added "sat -dump_json" (WaveJSON format)

Changed "show" defaults for Win32

Convert floating point cell parameters to strings

Fixed clang (svn trunk) warnings

Merge branch 'master' of github.com:cliffordwolf/yosys

Added "select %xe %cie %coe"

wreduce help typo fix

CodingReadme

YosysJS fixes for firefox

More YosysJS stuff

Added YosysJS wrapper

Bugfix in wreduce