tgsi/ureg: Simplify logic in tokens_expand().

slang: Handle OOM condition in new_instruction().

st/xorg: remove deprecated rendering code

st/xorg: fix composite batching

quite a large performance optimization (text demo from 1.6fps to 9fps)

r600/r700: typo, fix mask of DB_ALPHA_TO_MASK

r600: rework DB render setup

- consolidate DB render setup
- only enable perfect ZPASS counts and cull disable
when OQ is active
- enable early Z

r600: don't emit htile regs

These are needed for HiZ which is not currently used and
the _BASE reg requires a reloc which is not currently supported
in the drm.

r600: add missing ZPASS setup bits for r7xx+

llvmpipe: Ensure stack variables in unit tests are properly aligned.

nv50: clarify data for method 0x121c

r300g: Fix up SW TCL rendering functions.

They don't work, but at least they're clean now.

r300g: Protect against possibly missing Draw pointer.

Part of the SW TCL revival.

r300g: Unify context names for counts.

From the SW TCL fixups.

r300g: Enable PSC/RS dump with new debugging flags.

r300g: Fix is_buffer_referenced.

r300g: Fix build error on old compilers.

This dead code was still getting compiled, causing a bad ref in the lib.

r300g: Organize inlined state.

r300g: DCE.

This must never have been called before; it's completely wrong.

r300g: Minor code cleanup to avoid confusion.

r300g: Remove do-nothing functions.

r300g: Remove faulty assert.

Merge branch 'r300g-vbo'

This is an experimental HW TCL fastpath for r300g. It should run alright.

Thanks to osiris for making this possible.

r300g: Be more verbose in what's killing us WRT vert formats.

r300g: Comments.

r300g: Don't assert on oversized VBOs, just return FALSE.

r300g: Moar vbo cleanup.

r300g: s/false/FALSE/

Also s/true/TRUE/

r300g: Clean up indexbuf render, switch to RELOC macro.

r300g: Clean up r300_setup_vertex_buffers.

r300g: Don't pass hw_prim around in the context.

And some other fixes.

r300g: Use common state funcs for translating vert formats.

r300g: don't hang GPU on misbehaving apps

r300g: VBOs WIP

r300g: add missing flush

r300g: enable CS dumping

r300g: move vborender context function to seperate file

r300g: Un-migrate r300_draw_render.

It'll make maintaining the SW TCL path easier.

i915g: Fix comment in is buffer referenced

mesa: move code after decl

Fixes bug 24967.

nv50: enable all 32 threads of a warp

This should be the default setting.
See also 7d967b9b7c08aea2a471c5bf6aced8bfafdae874.

i965: Use Compr4 instruction compression mode on G4X and newer.

No statistically significant performance difference at n=3 with either
openarena or my GL demo, but cutting program size seems like a good
thing to be doing for the hypothetical app that has a working set near
icache size.

i965: Share min/max between brw_wm_emit.c and brw_wm_glsl.c

i965: Share emit_fb_write() between brw_wm_emit.c and brw_wm_glsl.c

This should fix issues with antialiased lines in GLSL.

i965: Share most of the WM functions between brw_wm_glsl.c and brw_wm_emit.c

The PINTERP code should be faster for brw_wm_glsl.c now since brw_wm_emit.c's
had been improved, and pixel_w should no longer stomp on a neighbor to dst.

i965: Share math functions between brw_wm_glsl.c and brw_wm_emit.c.

i965: Share the sop opcodes between brw_wm_glsl.c and brw_wm_emit.c.

i965: Share OPCODE_MAD between brw_wm_glsl.c and brw_wm_emit.c

i965: Share the DP3, DP4, and DPH between brw_wm_glsl.c and brw_wm_emit.c

i965: Add generic GLSL code for unaliasing a 3-arg opcode, and share LRP code.

i965: Use a normal alu1 emit for OPCODE_TRUNC.

i965: Share basic ALU ops between brw_wm_glsl and brw_wm_emit.c

This drops support for get_src_reg_imm in these, but the prospect of getting
brw_wm_pass*.c onto our GLSL path is well worth some temporary pain.

i965: Collect GLSL src/dst regs up in generic code.

This matches brw_wm_emit.c, which we'll be using shortly.  There's a
possible penalty here in that we'll allocate registers for unused channels,
since we aren't doing ref tracking like brw_wm_pass*.c does.  However, my
measurements on GM965 don't show any for either OA or UT2004 with the GLSL
path forced.

st/xorg: implement batching for the composite op

something is broken so disabled for now

st/xorg: batch solid fill requests

instead of lots of very small transfers, one larger is a lot better
for performance

st/xorg: start accumulating vertices in a common buffer

st/xorg: use quads instead of triangle fans

easier to split, accumulate and batch those

st/xorg: make the buffer size global

mesa: Reduce the source channels considered in optimization passes.

Depending on the writemask or the opcode, we can often trim the source
channels considered used for dead code elimination.  This saves actual
instructions on 965 in the non-GLSL path for glean glsl1, and cleans up
the writemasks of programs even further.

mesa: Fix remove_instructions to successfully remove when removeFlags[0].

This fixes the dead code elimination to work on the particular code
mentioned in the previous commit.

mesa: Add an optimization path to remove use of pointless MOVs.

GLSL code such as:
vec4 result = {0, 1, 0, 0};
gl_FragColor = result;

emits code like:
  0: MOV TEMP[0], CONST[0];
  1: MOV OUTPUT[1], TEMP[0];

and this replaces it with:
  0: MOV TEMP[0], CONST[0];
  1: MOV OUTPUT[1], CONST[0];

Even when the dead code eliminator fails to clean up a now-useless MOV
instruction (since it doesn't do live/dead ranges), this should at reduce
dependencies.

mesa: Fix up the remove_dead_code pass to operate on a channel basis.

This cleans up a bunch of instructions in GLSL programs to have limited
writemasks, which would translate to wins in shaders that hit the i965
brw_wm_glsl.c path by depending less on in-driver optimizations.  It will
also help hit other optimization passes I'm looking at.

intel: better front color buffer test in intelClear()

i965: Always pass the size argument to brw_cache_data.

This keeps the individual state files from having to export their
structures for brw_state_cache initialization.

intel: Finish removing the fallback code for bug #16697.

I fixed it properly as of 7216679c1998b49ff5b08e6b43f8d5779415bf54.

intel: Don't validate in a texture image used as a render target.

Otherwise, we could lose track of rendering to that image, which could
easily happen during mipmap generation.

mesa: Attempt to pair up Driver.RenderTexture and FinishRenderTexture()

This is probably not 100% complete (bind vs unbind may still not pair up
exactly), but it should help out drivers which are relying on
FinishRenderTexture to be called when we're done rendering to a particular
texture level, not just when we're done rendering to the object at all.
This is the case for the one consumer of FinishRenderTexture() so far: the
gallium state tracker.  Noticed when trying to make use of FRT() in the intel
driver.

intel: Clean up some extra struct indirection in finalize.

intel: Use _mesa_get_current_tex_object() to clean up TFP path.

intel: Remove duplicated arguments from intel_miptree_match_image().

i965: Remove an XXX comment for testing some code that seems to work.

intel: Remove obsolete comment about GEM in the spans code.

intel: Use PIPE_CONTROL on gen4 hardware for doing pipeline flushing.

This should do all the things that MI_FLUSH did, but it can be pipelined
so that further rendering isn't blocked on the flush completion unless
necessary.

Make a convenient int for what chipset generation we're on.

gen2/3/4 are easier to say than "8xx, 915-945/g33/pineview, 965/g45/misc",
and compares on generation are often easier than stringing together a bunch
of chipset checks.

Merge branch 'mesa_7_6_branch'

This should fix the memory leaks in the assembly parser without the
regressions.

The conflicts in program_lexer.l were related to changes in returning
strings between the branches (always return IDENTIFIER vs. returing
either IDENTIFIER or USED_IDENTIFIER).

The conflicts in program_parse.y were related to two changes in master
One change prints a variable name in an error message.  The other
change adds outputVarSize to the OUTPUT_statement rule.  The cause the
position of the IDENTIFIER to change from $2 to $3.

Conflicts:
src/mesa/shader/lex.yy.c
src/mesa/shader/program_lexer.l
src/mesa/shader/program_parse.tab.c
src/mesa/shader/program_parse.y

ARB prog parser: Regenerate parser from previous commits.

ARB prog parser: Release old program string in _mesa_parse_arb_{fragment,vertex}_program

The program structure passed to _mesa_parse_arb_program is just a
place holder.  The stings that actually need to be released are only
known to the functions calling _mesa_parse_arb_program, so they should
be freed there.

ARB prog parser: Release strings returned from the lexer that don't need to be kept

Revert "ARB prog parser: Fix epic memory leak in lexer / parser interface"

This reverts commit 93dae6761bc90bbd43b450d2673620ec189b2c7a.

This change was completely broken when the parser uses multiple
strings in a single production.  It would be nice if bug fixes could
initially land somewhere other than the stable branch.

llvmpipe: Fix build with llvm 2.6.

Fixes bug 24949.

intel: call intel_check_front_buffer_rendering() in intelClear()

fixes bug 24953.

mesa: Export S3_s3tc as well.

Used in Quake3.

mesa: Translate MAP_UNSYNCHRONIZED_BIT.

gallium: Add UNSYNCHRONIZED cpu access flag. Document others.

st/xorg: unify vertex buffer handling

first step on our way to batching

xmesa: pass pixmap to clip_for_xgetimage()

The code was assuming ctx->DrawBuffer == ctx->ReadBuffer.
Passing the pixmap is simpler and better.
Fixes a potential segfault.

mesa: fix infinite loop bug in _mesa_drawbuffers()

Fixes bug 24946.
This regression came from 8df699b3bb1aa05b633f05b121d09d812c86a22d.

softpipe: Implement PIPE_BLENDFACTOR_SRC_ALPHA_SATURATE for destination.

It is a valid and tested combination on D3D9.

g3dvl: remove a debug line

g3dvl: add scissor setting

r300g: add polygon mode

Signed-off-by: Corbin Simpson <MostAwesomeDude@gmail.com>

r300g: fix the size of CS when emitting the fragprog constant buffer

Signed-off-by: Corbin Simpson <MostAwesomeDude@gmail.com>

r300g: set the correct offset in a colorbuffer surface

Suggested by Joakim Sindholt.

Also, put flushing of colorbuffers _before_ the framebuffer state setup,
suggested by docs.

Signed-off-by: Corbin Simpson <MostAwesomeDude@gmail.com>

r300g: add color channel masking

Signed-off-by: Corbin Simpson <MostAwesomeDude@gmail.com>

mesa: added cast to silence warning

Merge branch 'mesa_7_6_branch'

Conflicts:

src/mesa/drivers/windows/gdi/mesa.def

vbo: fix out-of-bounds array access

The exec->vtx.inputs[] array was being written past its end.  This was
clobbering the following vbo_exec_context::eval state.  Probably not noticed
since evaluators and immediate mode rendering don't happen at the same time.

Fixed the loop in vbo_exec_vtx_init().
Changed the size of the vbo_exec_context::vtx.arrays[] array.
Added a bunch of debug-build assertions.

Issue found by Vinson Lee.

mesa: fix broken pack_histogram() case for GLhalf

mesa: silence warning from gcc 4.4.1

ARB prog parser: include variable name in error text

st/xorg: these flushes shouldn't be necessary

performance optimization

progs/tests: Fix MSVC build.

Signed-off-by: Brian Paul <brianp@vmware.com>