examples/minerva_soc: fix typo.

sim.blackboxes.serial: add missing Verilog blackbox.

cores.litedram: add device to generated YAML configuration.

Also, fix wrong build product path.

test: fix broken tests.

Add LiteEth support.

soc.cpu: generate BIOS configuration from SoC constants.

Also, merge examples/{sdram,sram}_soc as minerva_soc.

periph.serial: add PHY as parameter, in order to use a blackbox.

periph: conform with nmigen-soc breaking changes.

* use window names for CSR banks and bus interfaces.
* do not assign a memory map at window creation (doing so would freeze the
  memory map)
* use ResourceInfo when dumping resources.

cores.litedram: remove name_force parameter from Core constructor.

It was previously moved to Core.build().

cores.litedram: add SDR DRAM type.

Add support for configuration constants.

cores.pll: add PLL generators for Lattice ECP5 and Xilinx 7 Series.

sim.blackboxes: add serial blackbox, with a serial_pty driver.

sim: add CXXRTL integration.

examples/sdram_soc: reduce L1 sizes to 1KB to meet timing.

software/bios: bump version.

Also, pin LiteX dependencies to the revision used by lambdasoc-bios.

setup.py,requirements.txt: add LiteX dependencies.

examples/sram_soc: fix platform paremeter help.

examples/{sram,sdram}_soc: add --build-dir parameter.

examples/sdram_soc: add --platform parameter.

cores.litedram: move memory map population to _populate_ctrl_map().

cores.litedram: move name conflict detection to the builder.

Add SDRAMPeripheral and SDRAMSoC example.

soc.base: add support for adding user-provided template parameters.

soc.base: add socproperty(weak=True) for optional properties.

cores: add LiteDRAM core.

tools.flterm: warn and continue after failed TIOCMBIC ioctl.

periph.serial: update default rx_depth value to 256.

This is allows the RX FIFO to buffer a complete SFL frame, to avoid a
race condition during a serialboot at a high baudrate.

periph.serial: use buffered FIFOs to help BRAM inference.

test.test_periph_serial: fix loopback test.

test: _wishbone.py → utils/wishbone.py

test: move to sim = Simulator(dut) instead of context manager.

setup.py: update dependencies.

Also, add nmigen to requirements.txt.

software/bios: bump version.

setup.py: do not install package as a zip file.

MANIFEST.in: fix compiler-rt path.

periph.base: use bridge granularity as CSR bus data width.

periph.event: clear pending bits of level-triggered events.

software/bios: bump version.

Fixes #9

Merge pull request #4 from jeanthom/fix-base-soc

Fix ConfigBuilder instantiation in SoC base class

Merge pull request #3 from jeanthom/master

Throw exception if two CSR in the same bank have the same name

Fix ConfigBuilder instantiation in SoC base class

Throw exception if two CSR have the same name

Use HTTPS for lambdasoc-bios submodule URL.

Fixes #1.

soc.cpu: log build output to stderr

README: fix install instructions

Move non-PyPI dependencies to requirements.txt

MANIFEST: fix non-directory includes

Add software/bios to MANIFEST.in

Add README and LICENSE

tools: add flterm

examples: add sram_soc example

soc.cpu: add CPUSoC and BIOSBuilder

soc.base: add SoC and ConfigBuilder

cpu: add MinervaCPU

Add .gitignore

periph.intc: add GenericInterruptController

periph.serial: add AsyncSerialPeripheral

periph._event → periph.event

periph.sram: add SRAMPeripheral

periph.timer: add TimerPeripheral

periph: add Peripheral base class

Add setup.py

Initial commit