Cleanups and bugfixes in response to new internal cell checker

Added information on all internal cell types to internal checker

Call internal checker more often

Improved user-friendliness of "sat" and "eval" expression parsing

Silenced a gcc warning in spice backend

Added verification of SAT model to "eval -vloghammer_report" command

More undef-propagation related fixes

Fixed handling of different signedness in power operands

Fixed keep attribute on wires in opt_clean

Implemented const folding of ternary op with undef select

Removed debug log from const_pow()

Fixed handling of power operator

Fixed more extend vs. extend_u0 issues

Disabled const folding of ternary op when select is undef

Renamed extend_un0() to extend_u0() and use it in genrtlil

Fixed type of sign extension in opt_const $eq/$ne handling

Fixed sign handling in constants

Fixed const folding in corner cases with parameters

Removed done or obsolete TODO items

Fixed width detection for replicate operator

Fixed $eq/$ne bitwise optimization in opt_const

Fixed at_zero evaluation of dynamic ranges

Various fixes for correct parameter support

Fixed the fix for propagation of width hints for $signed() and $unsigned()

Fixed techmap of $reduce_xnor with multi-bit outputs

Fixed techmap of $gt and $ge with multi-bit outputs

Added handling of unconnected/unspecified signals to eval -vloghammer_report

Fixed propagation of width hints for $signed() and $unsigned()

Improved undef handling in == and != for ConstEval

Additional fixes for undef propagation in concat and replicate ops

Improved width extension with regard to undef propagation

Fixed handling of undef values in POS cells in ConstEval

Fixed handling of undef values in MUX select input in ConstEval

Added correct RTL undef handling to eval vloghammer mode

Added eval -vloghammer_report mode

Added support for "keep" attributes on wires

Fixed sign handling in const eval of sshl and sshr

Makefile DESTDIR default (/usr/local) without quotes

Another fix for early width and sign detection in ast simplifier

Merge branch 'master' of github.com:cliffordwolf/yosys

Fixed const folding of ternary operator

Use proper bit width ans sign extension for const folding

Merge pull request #16 from mschmoelzer/master

Allow setting of installation destination via DESTDIR variable in Makefi...

Allow setting of installation destination via DESTDIR variable in Makefile

This is useful when packaging yosys, as some Linux distributions do not
allow the package management system to install files in /usr/local [1][2].

[1] https://wiki.archlinux.org/index.php/Arch_Packaging_Standards
[2] http://fedoraproject.org/wiki/Packaging:Guidelines

Signed-off-by: Martin Schmölzer <martin.schmoelzer@student.tuwien.ac.at>

Improved comments on topological sort in edif backend

Fixes for early width and sign detection in ast simplifier

further improved early width and sign detection in ast simplifier

Added simple topological sort to edif backend

Write yosys version to output files

Merge branch 'master' of github.com:cliffordwolf/yosys

Fixed detectSignWidthWorker (ast frontend) for AST_CONCAT

Added resolution of positional arguments to hierarchy pass

Ignore explicit unconnected ports in intersynth backend

Behavior should be identical now to rev. 0b4a64ac6adbd6 (next: testing before constfold fixes)

Added roadmap to readme file

Various ast changes for early expression width detection (prep for constfold fixes)

Added DFFSR cell to techlibs/cmos/cmos_cells.lib

Added placeholder check to dfflibmap and cleaned up some other placeholder checks

Changed MiniSAT feater defines again

Added paragraph to README file to avoid mycells.lib confusion

README file typo fix

Some additions to the README file

Fixed ezminisat C++ errors: undef PRIi64

Added detection for endless recursion in fsm_detect pass

Fixed help message typo (memory pass)

Added -format option to splitnets

Merge pull request #12 from jameswalmsley/master

[EXAMPLES] Ported the mojo counter example to Zynq ZED board.

[EXAMPLES] Ported the mojo counter example to Zynq ZED board.

Will be adding a tutorial on this to verilog.james.walms.co.uk in a few days.

Fixed get_share_file_name() for installed yosys

Cleanups in xilinx examples

Added synth_xilinx command

Added API and Makefile rules for share/ files

Added design->full_selection() helper method

Moved simple xilinx counter sim example to subdir

Xilinx mojo_counter example is now working

Fixed hex string generation bug in edif backend

Renamed techlibs/xilinx7 to techlibs/xilinx

Improved xilinx mojo_counter example

Added support for i/o buffers to iopadmap

Added another xilinx example (not funcional yet)

Added support for sr flip-flops to dfflibmap

Added support for complex set-reset flip-flops in proc_dff

Fixed handling of boolean attributes (passes)

Fixed handling of boolean attributes (backends)

Fixed handling of boolean attributes (frontends)

Fixed handling of boolean attributes (kernel)

Fixed parsing of value-less attributes in ilang

Improved handling of dff with async resets

Added handling of multiple async paths in proc_arst

Changed NEW_WIRE API to return the wire, not the signal

Added dffsr support to proc_dff pass

Added RTLIL NEW_WIRE macro

Bugfix in dffsr techmap rules

Added techmap rules for $sr, $dffsr and $dlatch

Added $_SR_[PN][PN]_, $_DFFSR_[PN][PN][PN]_, $_DLATCH_[PN]_

Added $sr, $dffsr and $dlatch cell types

Improved way of connecting ports in techmap pass

Only prefer connected signals iff they have public names

Added -buf, -true and -false options to blif backend

Fixed bug in synthesis of memories that are never written