divider: Always compute result/sresult/d_out.write_reg_data

These are intended to be combinatorial.  The previous code was giving
warnings in vivado about registers/latches with no clock defined.

Signed-off-by: Paul Mackerras <paulus@ozlabs.org>

Merge pull request #73 from antonblanchard/remove-divide-patch

Remove gcc software divide patch

Remove gcc software divide patch

We have a divider, thanks to Paul.

Signed-off-by: Anton Blanchard <anton@linux.ibm.com>

Merge pull request #72 from antonblanchard/build-error

Fix build issue in dmi_dtm_dummy.vhdl

Merge pull request #71 from antonblanchard/dependencies

Update Makefile dependencies

Fix build issue in dmi_dtm_dummy.vhdl

Signed-off-by: Anton Blanchard <anton@linux.ibm.com>

Update Makefile dependencies

Signed-off-by: Anton Blanchard <anton@linux.ibm.com>

Merge branch 'divider' of https://github.com/paulusmack/microwatt

Merge pull request #70 from antonblanchard/badly-named-carry

Rename OP_SUBFC -> OP_SUBFE, OP_ADDC -> OP_ADDE

Rename OP_SUBFC -> OP_SUBFE, OP_ADDC -> OP_ADDE

These were somewhat badly named.

Signed-off-by: Anton Blanchard <anton@linux.ibm.com>

Merge pull request #69 from antonblanchard/debug-module

Merge debug module patches

Terminate test on illegal instruction

This gets the CI going again, but we will want to fix the test
harness since it's useful to be able to debug the core after it
executes an illegal instruction.

Signed-off-by: Anton Blanchard <anton@linux.ibm.com>

Fix ghdl error

I'm seeing an issue on my version of ghdl:

  core.vhdl:137:24:error: actual expression must be globally static

Signed-off-by: Anton Blanchard <anton@linux.ibm.com>

Add core_debug.vhdl to fusesoc configs

Signed-off-by: Anton Blanchard <anton@linux.ibm.com>

Speed up the divider a little

This looks for cases where the next 8 bits of the quotient are obviously
going to be zero, because the top 72 bits of the 128-bit dividend
register are all zero.  In those cases we shift 8 zero bits into the
quotient and increase count by 8.  We only do this if count < 56.

Signed-off-by: Paul Mackerras <paulus@ozlabs.org>

Add a divider unit and a testbench for it

This adds a divider unit, connected to the core in much the same way
that the multiplier unit is connected.  The division algorithm is
very simple-minded, taking 64 clock cycles for any division (even
32-bit division instructions).

The decoding is simplified by making use of regularities in the
instruction encoding for div* and mod* instructions.  Instead of
having PPC_* encodings from the first-stage decoder for each of the
different div* and mod* instructions, we now just have PPC_DIV and
PPC_MOD, and the inputs to the divider that indicate what sort of
division operation to do are derived from instruction word bits.

Signed-off-by: Paul Mackerras <paulus@ozlabs.org>

Add distclean to Makefile

Signed-off-by: Benjamin Herrenschmidt <benh@kernel.crashing.org>

New C based JTAG debug tool

This works with both the sim socket and urjtag, and supports the
new core functions, loading a file in memory etc...

The code still needs a lot of cleanup and a help!

Signed-off-by: Benjamin Herrenschmidt <benh@kernel.crashing.org>

Add core debug module

This module adds some simple core controls:

  reset, stop, start, step

along with icache clear and reading the NIA and core
status bits

Signed-off-by: Benjamin Herrenschmidt <benh@kernel.crashing.org

Add jtag support in simulation via a socket

This adds a local socket that can be used to communicate with
the debug tool (which will be committed separately) and generates
the JTAG signals.

We generate the low level JTAG signals, thus directly driving the
simulated BSCANE2, and the Xilinx DTM

Signed-off-by: Benjamin Herrenschmidt <benh@kernel.crashing.org>

Add DMI address decoder

And prepare signals for core DMI support

Signed-off-by: Benjamin Herrenschmidt <benh@kernel.crashing.org>

Wishbone debug module

This adds a debug module off the DMI (debug) bus which can act as a
wishbone master to generate read and write cycles.

Signed-off-by: Benjamin Herrenschmidt <benh@kernel.crashing.org>

Add a debug (DMI) bus and a JTAG interface to it on Xilinx FPGAs

This adds a simple bus that can be mastered from an external
system via JTAG, which will be used to hookup various debug
modules.

It's loosely based on the RiscV model (hence the DMI name).

The module currently only supports hooking up to a Xilinx BSCANE2
but it shouldn't be too hard to adapt it to support different TAPs
if necessary.

The JTAG protocol proper is not exactly the RiscV one at this point,
though I might still change it.

This comes with some sim variants of Xilinx BSCANE2 and BUFG and a
test bench.

Signed-off-by: Benjamin Herrenschmidt <benh@kernel.crashing.org>

Use a 3 way WB arbiter and cleanup fpga toplevel

The 3rd master is currently unused, it will host the WB debug module.

Signed-off-by: Benjamin Herrenschmidt <benh@kernel.crashing.org>

Merge pull request #66 from antonblanchard/reformat-4

More reformatting

Reformat crhelpers, and remove some stale code

Signed-off-by: Anton Blanchard <anton@linux.ibm.com>

Reformat helpers

Signed-off-by: Anton Blanchard <anton@linux.ibm.com>

Reformat insn_helpers

Signed-off-by: Anton Blanchard <anton@linux.ibm.com>

Merge pull request #65 from antonblanchard/loadstore-opt

A small loadstore optimisation, and some reformatting

Reformat loadstore1

Signed-off-by: Anton Blanchard <anton@linux.ibm.com>

Reformat loadstore2

Signed-off-by: Anton Blanchard <anton@linux.ibm.com>

loads don't do both byte reversal and sign extension

Give the synthesis tools a clue that we don't need to do both byte reversal
and sign extension.

Signed-off-by: Anton Blanchard <anton@linux.ibm.com>

Merge pull request #64 from antonblanchard/reformat-3

Reformat some more files

Merge pull request #63 from antonblanchard/multiply-cleanup

Multiply cleanup

Reformat wishbone code

Signed-off-by: Anton Blanchard <anton@linux.ibm.com>

Reformat glibc_random

Signed-off-by: Anton Blanchard <anton@linux.ibm.com>

Reformat simple_ram_behavioural

Signed-off-by: Anton Blanchard <anton@linux.ibm.com>

Reformat sim_console

Signed-off-by: Anton Blanchard <anton@linux.ibm.com>

Reformat multiply_tb

Signed-off-by: Anton Blanchard <anton@linux.ibm.com>

Reformat execute2

Signed-off-by: Anton Blanchard <anton@linux.ibm.com>

Reformat CR file

Signed-off-by: Anton Blanchard <anton@linux.ibm.com>

Reformat register file

Signed-off-by: Anton Blanchard <anton@linux.ibm.com>

Reformat multiply code

Signed-off-by: Anton Blanchard <anton@linux.ibm.com>

Don't use VHDL 2008 condition operator in multiply

Signed-off-by: Anton Blanchard <anton@linux.ibm.com>

Merge pull request #62 from antonblanchard/byte-reverse-store-opt

Move byte reversal of stores to first cycle

Merge pull request #61 from antonblanchard/execute-cleanup

execute1 no longer needs sim_console

Move byte reversal of stores to first cycle

We are seeing some timing issues with the second cycle of loadstore,
and  we aren't doing much in the first cycle, so move it here.

Signed-off-by: Anton Blanchard <anton@linux.ibm.com>

execute1 no longer needs sim_console

Signed-off-by: Anton Blanchard <anton@linux.ibm.com>

Merge pull request #60 from antonblanchard/testbenches

Add a few more test benches

Fix multiply_tb

Signed-off-by: Anton Blanchard <anton@linux.ibm.com>

Add an icache testbench

Signed-off-by: Anton Blanchard <anton@linux.ibm.com>

Merge pull request #56 from antonblanchard/writeback-fix3

Remove cycle in writeback

Remove cycle in writeback

The pipeline had a cycle in writeback. Writeback is pretty
simple and unlikely to be a bottleneck, so lets remove it.

Signed-off-by: Anton Blanchard <anton@linux.ibm.com>

Merge pull request #59 from antonblanchard/trap-decode

Fix make check

Merge pull request #58 from antonblanchard/decode2-assert

Fix spurious outstanding assert

Fix make check

We need to finish support for all the trap instructions, but for now
we at least need a decode entry for tw, so we know to stall until the
previous instruction completes. Some of our test cases were failing
because the trap executed before the previous instruction completed.

All these trap instructions need to be resolved at completion, not
in execute.

Signed-off-by: Anton Blanchard <anton@linux.ibm.com>

Fix spurious outstanding assert

Check it in the sequential process, not the combinatorial one.

Signed-off-by: Anton Blanchard <anton@linux.ibm.com>

Merge pull request #57 from antonblanchard/add-nop

Add a decode for the nop instruction

Add a decode for the nop instruction

We want these to go out without any GPR dependencies, so add
a specific entry in decode for them.

Signed-off-by: Anton Blanchard <anton@linux.ibm.com>

Merge pull request #55 from antonblanchard/fetch-fix

Add a default value for RESET_ADDRESS

Add a default value for RESET_ADDRESS

Signed-off-by: Anton Blanchard <anton@linux.ibm.com>

Merge pull request #51 from antonblanchard/writeback-fix

Some writeback updates

Reformat writeback.vhdl

Signed-off-by: Anton Blanchard <anton@linux.ibm.com>

Exit if we try to write more than one GPR or CR in a cycle

Signed-off-by: Anton Blanchard <anton@linux.ibm.com>

Merge pull request #50 from antonblanchard/decode1-opt

No need to gate nia or insn in decode1

No need to gate nia or insn in decode1

Signed-off-by: Anton Blanchard <anton@linux.ibm.com>

Merge pull request #49 from antonblanchard/icache-2

Add a simple direct mapped icache

Add a simple direct mapped icache

Signed-off-by: Anton Blanchard <anton@linux.ibm.com>

SOC memory wishbone should clear ACK regardless of STB

The memory wishbone doesn't clear ACK and move the state machine on
until STB is de-asserted. This seems like it isn't compliant with
the spec and results in a maximum throughput of 1 transfer every
3 cycles.

Fixing this improves the situation to one transfer every 2 cycles.

Signed-off-by: Anton Blanchard <anton@linux.ibm.com>

Merge pull request #48 from antonblanchard/clk_gen_bypass

Fix clk_gen_bypass

Fix clk_gen_bypass

I broke clk_gen_bypass when updating the SOC reset code.

Fixes 03fd06deaf9f ("Rework SOC reset")
Signed-off-by: Anton Blanchard <anton@linux.ibm.com>

Merge pull request #47 from antonblanchard/if-fix

Explicitly check against '1' in if statements

Merge pull request #46 from antonblanchard/record-fix

Remove names from end record statements

Explicitly check against '1' in if statements

nvc doesn't like what I think is a VHDL 2008 construct. Lets just
check against '1' explicitly.

Signed-off-by: Anton Blanchard <anton@linux.ibm.com>

Remove names from end record statements

These are optional, and vhdlpp from iverilog barfs on them.

Signed-off-by: Anton Blanchard <anton@linux.ibm.com>

Merge pull request #45 from antonblanchard/fixes

Fix a couple of issues in the recent pipelining merge

Fix issue in loadstore1

We weren't using the register in this stage.

Fixes: 819f8200905f ("Register outputs on loadstore1")
Signed-off-by: Anton Blanchard <anton@linux.ibm.com>

Fix issue in execute2

We weren't using the register in this stage.

Fixes: c7aa683ba8aa ("Register outputs on execute2")
Signed-off-by: Anton Blanchard <anton@linux.ibm.com>

Merge pull request #44 from antonblanchard/nia-remove

Remove nia from loadstore and multiply

Remove nia from loadstore and multiply

Neither unit needs the NIA, so remove it.

Signed-off-by: Anton Blanchard <anton@linux.ibm.com>

Merge pull request #43 from mikey/trivial

Remove FIXME comment

Remove FIXME comment

This was mistakenly left behind in 4d5abfb430d1 ("Remove dynamic
ranges from code")

Signed-off-by: Michael Neuling <mikey@neuling.org>

Merge pull request #41 from mikey/travis

Allow a full make check on Travis

Merge pull request #42 from antonblanchard/fetch-rework-v2

Fetch rework

Reformat core.vhdl

Remove sim console

We can force all existing code to use the UART console
by passing 0 in bit zero of the sim config register.

Signed-off-by: Anton Blanchard <anton@linux.ibm.com>

Reduce multiply to 2 cycles

We want all non load/store ops to take 2 cycles to make
tracking write back easier.

Signed-off-by: Anton Blanchard <anton@linux.ibm.com>

Register outputs on writeback

Signed-off-by: Anton Blanchard <anton@linux.ibm.com>

Register outputs on execute2

Signed-off-by: Anton Blanchard <anton@linux.ibm.com>

Register outputs on loadstore1

Signed-off-by: Anton Blanchard <anton@linux.ibm.com>

Move debug execute output into decode2

This covers all units, and we avoid double printing.

Signed-off-by: Anton Blanchard <anton@linux.ibm.com>

Rework pipeline, add stall and flush signals

This adds stall and flush signals to the pipeline.

Signed-off-by: Anton Blanchard <anton@linux.ibm.com>

Allow a full make check on Travis

Some Travis instances allow more CPU time. On these we can perform the
full 'make check'.

This patch allows this longer `make check`. To enable it you need to
go into your Travis configuration and add a TRAVIS_FULL_CHECK
environment variable.

If you don't add this environment, the shorter make check_light is
still run.

Signed-off-by: Michael Neuling <mikey@neuling.org>

Merge pull request #40 from antonblanchard/makefile-dependencies

Update Makefile dependencies

Update Makefile dependencies

Signed-off-by: Benjamin Herrenschmidt <benh@kernel.crashing.org>

Switch soc to use std_ulogic

Signed-off-by: Benjamin Herrenschmidt <benh@kernel.crashing.org>

Share soc.vhdl between FPGA and sim

Signed-off-by: Benjamin Herrenschmidt <benh@kernel.crashing.org>

Pass wishbone record to bram memory module

(And rename it to mw_soc_memory).

This makes soc.vhdl simpler and provides the same interface as
the simulated memory, which will help when sharing soc.vhdl
with sim later

Signed-off-by: Benjamin Herrenschmidt <benh@kernel.crashing.org>

Rework wishbone slave address decoding

Don't make it synchronous, no latches

Signed-off-by: Benjamin Herrenschmidt <benh@kernel.crashing.org>

Move wishbone arbiter out of the core

Signed-off-by: Benjamin Herrenschmidt <benh@kernel.crashing.org>