fix uart startbit: 1 cycle later

build/xilinx: source settings64.sh automatically just before build if LITEX_ENV_ISE/LITEX_ENV_VIVADO environment variables are set.

integration/soc_core: avoid cpu_variant check if custom cpu_cls is passed.

litex_setup: add litehyperbus and remove hyperbus core/test.

integration/builder: simplify default output_dir to "build/platform".

All SoC are now based on the same base class and naming was too complicated.

litex_setup: add sha1 support on git clone/pull and fix microwatt to a specific sha1.

The pythondata are generated automatically from external sources, some of them are
stable, some others still under development, so allow specifying a specific sha1
commit for sources that are moving and breaking LiteX support.

Merge pull request #530 from enjoy-digital/bios-libs

BIOS: move cores' specific code to libs and cleanup.

software/libbase: remove linker-sdram (unused).

software/bios: mode spisdcard code to liblitesdcard.

software/bios: rename commands to cmds and update with libs' names.

software/bios: move hw flags definitions to respective libs, remove hw/flags.h.

software: create liblitescard and move sdcard init/test code to it.

software: create liblitedram and move sdram init/test code to it.

bios/software: rename cmd_dram/cmd_sdcard/cmd_spi_flash to cmd_litedram/cmd_litesdcard/cmd_spiflash.

software/bios/commands: rename cmd_mdio to cmd_liteeth.

software/bios: move mdio to libliteeth.

software/bios: rename libnet to libliteeth and move all ethernet files to it.

software/bios: rename cmd_mem_access to cmd_mem.

cpu/microwatt/add_sources: add use_ghdl_yosys_synth parameter to convert microwatt to verilog using GHDL-Yosys-plugin and use converted verilog for build.

cpu/microwatt: update microwatt_wraper.vhdl

uptime: rework and integrate it in Timer to ease software support.

bios: add uptime command and rewrite cmd_bios comments.

soc: improve uptime comments.

Merge pull request #526 from rprinz08/master

Make booting from SD-Card to behave same as from SPI flash

soc/SoCController: add uptime since start (disabled by default) and allow features to be enabled/disabled.

Make booting from SD-Card to behave same as from SPI flash

bios/sdram: always show bitslip on two digits to keep scan aligned.

Merge pull request #517 from ozbenh/csr-access-rework

csr: Rework accessors

csr: Rework accessors

Have all the new compound accessors be written in terms of the simple
ones and fix how CSR_ACCCESORS_DEFINED can be used to override the
simple ones but keep the definitions of the other ones around.

This *should* also also fix incorrect multiple accesses done
by  64-bit CPUs to 32-bit CSR busses, and make the accessors not
depend on CONFIG_CSR_ALIGNMENT being the same as sizeof(unsigned long)*8

In addition, the generated csr.h now will include system.h
always when with_access_functions is True. This guarantees that the
higher level accessors are defined. The extern prototypes for the
simple accessors when CSR_ACCCESORS_DEFINED are removed and system.h
is responsible for providing them. It is also added to hw/common.h

This allows system.h to set CSR_ACCCESORS_DEFINED when necessary, in
which case it's responsible for both declaring and defining the simple
accessors. That way, it can make them inline rather than forcing them
to be extern which at least on microwatt saves spaces.

One can continue to use -DCSR_ACCCESORS_DEFINED but in that case a system.h
will have to be provided with at least the extern definitions.

Signed-off-by: Benjamin Herrenschmidt <benh@kernel.crashing.org>

CHANGES: update.

Merge pull request #518 from enjoy-digital/csr_base

export: add define of CSR_BASE if not already defined and use it for …

Merge pull request #523 from DurandA/patch-5

Update litex_term help

Update litex_term help

Specify the use of kernel address with flash flag.

platforms/nexys4ddr: add card detect pin to sdcard.

integration/soc: review/simplify interconnect and add logger.info.

Merge pull request #519 from ozbenh/point2point

soc: Revive generation of a PointToPoint interconnect

soc: Revive generation of a PointToPoint interconnect

When there's only one master, one slave, and that slave is at 0

Signed-off-by: Benjamin Herrenschmidt <benh@kernel.crashing.org>

export: add define of CSR_BASE if not already defined and use it for CSRs definitions/accesses.

This will allow more flexibility when integrating standalone cores.

test/test_targets: workaround to fix travis.

cpu/soc_core: automatically set csr mapping to 0x00000000 when using CPUNone, remove csr_base parameter that was used for that.

bios/boot: review/fix #503.

- copy_image_from_flash_to_ram is now used by all CPUs.
- copy_image_from_flash_to_ram already show the flash address, no need to duplicate it.

Merge pull request #503 from rprinz08/master

BIOS boot firmware from SPI with address offset

Merge pull request #513 from mubes/bios_linker

Bios linker edits to prevent inappropriate optimisation

Bios linker edits to prevent inappropriate optimisation

fixed bug in BIOS spi flash "fw" command

removed FLASH_BOOT_OFFSET, replaced memcyp with copy_image_from_flash_to_ram

cores/spi_flash: add back old SpiFlashDualQuad and rename new one as SpiFlashQuadReadWrite.

Merge pull request #478 from antmicro/extended_spi_flash

Extended SPI flash support

Merge pull request #510 from mubes/colorlight_usb

Colorlight usb

integration/soc: review/simplify changes for standalone cores.

- do the CSR alignment update only if CPU is not CPUNone.
- revert PointToPoint interconnect when 1 master and 1 slave since this will
break others use cases and will prevent mapping slave to a specific location.
It's probably better to let the synthesis tools optimize the 1:1 mapping directly.
- add with_soc_interconnect parameter to add_sdram that defaults to True. When
set to False, only the LiteDRAMCore will be instantiated and interconnect with
the SoC will not be added.

Fix dumb missing line

Merge pull request #511 from ozbenh/standalone-cores

Improve standalone cores

interconnect/wishbonebridge: refresh/simplify.

This should also improve Wishbone timings.

Tested on iCEBreaker:
./icebreaker.py --cpu-type=None --uart-name=uartbone --csr-csv=csr.csv --build --flash

With the following script:

#!/usr/bin/env python3

import sys

from litex import RemoteClient

wb = RemoteClient()
wb.open()

# # #

print("scratch: 0x{:08x}".format(wb.regs.ctrl_scratch.read()))

errors = 0
for i in range(2):
for j in range(32):
wb.write(wb.mems.sram.base + 4*j, i + j)
for j in range(32):
if wb.read(wb.mems.sram.base + 4*j) != (i + j):
errors += 1
print("sram errors: {:d}".format(errors))

# # #

wb.close()

WB2CSR: Use CSR address_width for the wishbone bus

Currently, we create a wishbone interface with the default address
width (30 bits) for the bridge. Instead, create an interface that
has the same number of address bits as the CSR bus.

Signed-off-by: Benjamin Herrenschmidt <benh@kernel.crashing.org>

soc_core: Add option to override CSR base

When creating standalone IP cores such as standalone LiteDRAM without
a CPU, the CSR are presented externally via a wishbone with just enough
address bits to access individual CSRs (14), and no address decoding
otherwise. It is expected that the design using such core will have
its own address decoder gating cyc/stb.

However, such a design might still need to use LiteX code such as
the sdram init code, which relies on the generated csr.h. Thus we
want to be able to control the CSR base address used by that generated
csr.h.

This could be handled instead by having the "host" code provide
modified csr_{read,write}_simple() that include the necessary base
address. However, such an approach would make things complicated
if the design includes multiple such standalone cores with separate
CSR busses (such as LiteDRAM and LiteEth).

Signed-off-by: Benjamin Herrenschmidt <benh@kernel.crashing.org>

soc: Don't update CSR alignment when there is no CPU

The alignment specified by the standalone core config should
be honored.

Signed-off-by: Benjamin Herrenschmidt <benh@kernel.crashing.org>

soc: Don't create a wishbone slave to LiteDRAM with no CPU

When creating a standalone LiteDRAM core with no CPU, there is
no need to create a wishbone slave to LiteDRAM interface.

Signed-off-by: Benjamin Herrenschmidt <benh@kernel.crashing.org>

Bring into line with master

soc: Don't create a share intercon with only one master and one slave

This creates a lot of useless churn in the resulting verilog. Instead
use a point to point interconnect in that case.

Signed-off-by: Benjamin Herrenschmidt <benh@kernel.crashing.org>

Merge pull request #506 from scanakci/blackparrot_litex

Update README and core.py for Blackparrot and change vivado command for systemverilog

Merge pull request #508 from antmicro/update_litesdcard

Update Litex bios to handle updated litesdcard.

Addition of boot address parameter for trellis builds

Update Litex bios to handle updated litesdcard.

Update README.md and core.py for BlackParrot

Vivado Command Update for Systemverilog

Add BlackParrot to LiteX setup file

Merge pull request #505 from DurandA/patch-3

Enable 1x mode on SPI flash

soc: remove with_wishbone (a SoC always always has a Bus) and expose more bus parameters.

Enable 1x mode on SPI flash

build/lattice/diamond/clock_constraints: review and improve similarities with the others build backends.

Merge pull request #502 from shuffle2/master

diamond: project generation improvements

Merge pull request #490 from daveshah1/rdimm_bside_init

Add RDIMM side-B inversion support

Merge branch 'master' into rdimm_bside_init

lattice/icestorm: add ignoreloops/seed support (similar to trellis) and icestorm_args.

lattice/trellis: simplify seed support and add it to trellis_args.

Merge pull request #484 from ilya-epifanov/lattice-trellis-toolchain-seed

Can now pass `--seed` to `nextpnr-ecp5` via `TrellisToolchain` `kwargs`

Merge pull request #485 from ilya-epifanov/cpu-imac-config-for-vexriscv

Added `imac` config for CPUs …

Merge branch 'master' into cpu-imac-config-for-vexriscv

integration/soc/add_adapter: rename is_master to direction.

Merge pull request #504 from sergachev/master

integration/soc: fix add_adapter for slaves

integration/soc: fix add_adapter for slaves

bios: Fix warning on 64-bit

This fixes an incorrect printf format specifier

Signed-off-by: Benjamin Herrenschmidt <benh@kernel.crashing.org>

BIOS boot firmware from SPI with address offset

diamond: close project when done

Avoids ".recovery file is present" prompt.

diamond: clock constraint improvements

Specify NET or PORT for freq constraints

Add equivalent timing closure check that diamond ui uses,
and default to asserting check has passed

core/led: simplify LedChaser (to have the same user interface than GPIOOut).

cores/led: add LedChaser (now that LiteX is running on FPGA mining boards let's use fancy led blinks :))

integration/soc: add clock_domain parameter to add_etherbone.

To allow using a sys_clk < 125MHz with a 1Gbps link.

integration/soc: add add_uartbone method (to add a UARTBone aka UART Wishbone bridge).

bios/sdram: fix lfsr typo.

Merge pull request #500 from mubes/fixups

Fixups

build/xilinx: add disable_constraints parameter to Platform.add_ip.

When integrate .xci, we don't necessarily want to apply the default timing/loc
constrants generated by Vivado but our custom ones. Setting disable_constraints
to True allow disabling .xdc generated by the IP.

Merge branch 'master' of https://github.com/enjoy-digital/litex into fixups

Small fixups to address compiler warnings etc.

bios/sdram: fix merge typo in lfsr (thanks Benjamin Herrenschmidt).

bios/sdram: Use an LFSR to speed up pseudo-random number generation

This speeds up the memory test by an order of magnitude, esp. on
cores without a hardware multiplier by getting rid of the
multiplication in the loop.

The LFSR implementation comes from microwatt's simple_random test
project.

Signed-off-by: Benjamin Herrenschmidt <benh@kernel.crashing.org>

Merge pull request #499 from DurandA/patch-2

Add data dirs to manifest

boards/platforms: update xilinx programmers.

build/xilinx/vivado: ensure Vivado process our .xdc early.

When generating the LitePCIe PHY wrappers from the .xci, Vivado is locking the
PCIe lanes to default locations that do not necessarily match the ones used in
the design.

Processing our constraints earlier makes Vivado use our constraints and not the
ones from the generated wrapper.

Add data dirs to manifest

gen/fhdl/verilog: explicitly define input/output/inout wires.

When integrating designs which set `default_nettype none, the top also needs
to explicitly define the type of the signals.