migen/genlib/misc: add reverse_bytes

Add a command line option (-use_new_parser yes) to Xilinx XST to force use of the newer parser for older FPGAs.

migen/test: for now desactivate test_generic_syntax (travis-ci's Verilator needs to be upgraded?)

migen/fhdl/verilog: _printheader/_printcomb, remove default value of arguments which are not used in internal functions. (thanks sb)

migen/fhdl: give explicit names to syntax specialization when asic_syntax is used

migen/test: rename asic_syntax to test_syntax and simplify

travis: add conda package generation and upload + build doc

Add conda recipe for Migen

doc: fix warnings during doc build

travis: install verilator

test: add test for asic_syntax

add Travis CI badge

fhdl/verilog: add flag to produce ASIC-friendly output

Fixing shadowing of global index function.

Fixes the following warnings;
```
cc -Wall -O2  -fPIC -Wall -Wshadow -g -O2 -fstack-protector --param=ssp-buffer-size=4 -Wformat -Wformat-security -I/usr/include/iverilog -c  -o ipc.o ipc.c
ipc.c: In function ‘ipc_receive’:
ipc.c:98:17: warning: declaration of ‘index’ shadows a global declaration [-Wshadow]
ipc.c:113:17: warning: declaration of ‘index’ shadows a global declaration [-Wshadow]
```

Fixes https://github.com/m-labs/migen/issues/14

mibuild/altera: cleanup

Revert "add I/O standard definitions to mibuild/altera"

This reverts commit a889b4106084cd781eb0faf2482a83acfea9700e.

add I/O standard definitions to mibuild/altera

add differential in/out support to mibuild/altera

some PEP8 cosmetic

platforms/kc705: add PCIe pins

mibuild: add support for libraries, move .replace("\\", "/") to generic_platform.py and execute it only on Windows machines.

We need to support libraries when Migen is used as a wrapper on large VHDL designs using libraries.

travis: disable email notification

travis: add IRC notification

Using a newer version of iverilog.

Makefile now uses iverilog-vpi

From `man iverilog-vpi`;
> iverilog-vpi is a tool to simplify the compilation of VPI modules for use
> with Icarus Verilog. It takes on the command line a list of C or C++ source
> files, and generates as output a linked VPI module.

Fixes https://github.com/m-labs/migen/issues/11

Adding .egg-info to the .gitignore

Adding simple travis-ci build.

Fixes https://github.com/m-labs/migen/issues/10

README: add link to online docs

Expanding the install instructions a little.

This is based on the discussion at https://github.com/m-labs/misoc/issues/6

revert fhdl/verilog: avoid reg initialization in printheader when reset is not an int. (sorry merge issue)

mibuild/lattice: adapt diamond to last Migen changes

global: more pep8
we will have to continue the work... volunteers are welcome :)

global: pep8 (E265)

global: pep8 (E261, E271)

global: pep8 (E225)

global: pep8 (E222)

global: pep8 (E401)

global: pep8 (E231)

global: pep8 (E302)

global: pep8 (replace tabs with spaces)

Merge branch 'master' of https://github.com/m-labs/migen

sim: fix to support ConvOutput

fhdl/verilog: avoid reg initialization in printheader when reset is not an int.

We should be able to reset a signal with the value of another one. Without this change it's not possible to do so since synthesis tools do not support initializing a signal from another one.

Add example of hamming generator and checker instances

--089e01294e809a874205133faa19
Content-Type: text/plain; charset=UTF-8

<div dir="ltr"><br></div>

strace_tailor: make more generic, cleanup

forgot other cordic files

introduce conversion output object (prevents file IO in FHDL backends)

mibuild/tools/write_to_file: use context manager

genlib: remove cordic (will live in pdq2)

decorators: remove deprecated semantics

decorators: fix stacklevel, export in std

decorators: fix ControlInserter

fhdl/visit: remove TransformModule

decorators: fix class/instance logic

fhdl/decorators: make the transform logic more idiomatic

* the transformers work on classes and instances.
  you can now do just do:

    @ResetInserter()
    @ClockDomainRenamer({"sys": "new"})
    class Foo(Module):
        pass

  or:

    a = ResetInserter()(FooModule())

* the old usage semantics still work
* the old DecorateModule is deprecated,
  ModuleDecorator has been refactored into ModuleTransformer
  (because it not only decorates things)

vivado: support phys_opt

vivado: add support for pre_synthesis_commands

vivado: make _build_files() a method and rename

mibuild: support multiple specifications of include file and sources

Merge branch 'master' of github.com:m-labs/migen

kc705: fix typo in platform file (LPC definition)

remove use of _r prefix on CSRs

migen/bank/description: remove support of _r prefix in CSRs

remove redundant xilinx_strace_tailor.sh

move xilinx_strace_tailor to tools

Revert "migen: create VerilogConvert and EDIFConvert classes and return it with convert functions"

This reverts commit f03aa7629256c6ff6ae3129e3c353a8cb141444d.

Revert "migen/fhdl: pass fdict filename --> contents to specials"

This reverts commit ea04947519224628948b10c9b9e42cd0ed2252d6.

Revert "migen/fhdl/specials: use fdict to pass memory initialization files to VerilogConvert and print them in __str__ method"

This reverts commit 95cfc444e60ea18fa0efef229582923b2e695631.

mibuild/platforms: fix minispartan6

migen/fhdl/specials: use fdict to pass memory initialization files to VerilogConvert and print them in __str__ method

migen/fhdl: pass fdict filename --> contents to specials

migen: create VerilogConvert and EDIFConvert classes and return it with convert functions

Merge branch 'master' of github.com:m-labs/migen

platforms/lx9_microboard,usrp_b100: fix bitgen opts

platforms/kc705: fix .bin generation with ISE and Vivado

platforms/kc705: add iMPACT programmer

Merge branch 'master' of https://github.com/m-labs/migen

add tool to build minimal xilinx toolchains

mibuild/sim: use the same architecture we use for others backends

platforms/minispartan6: add ftdi_fifo pins

platforms/minispartan6: fix IOStandard/Slew, add FpgaProg programmer, change default clock to 32MHz

mibuild/xilinx/programmer: add iMPACT programmer (for sb: I need it in Windows for now since I was not able to get XC3SPROG working)

mibuild/platforms/minispartan6: adapt to recent changes (able to build simple example)

mibuild/platforms/minispartan6: add device parameter (board can be populated with lx9 or lx25)

mibuild/platforms: review and fix small mistakes

mibuild/platforms: add minispartan6 (from Matt O'Gorman)

test_actor: add unittests for SimActor

* also implicitly tests for the access of signals during simulation that are
not referenced in any statements

* before, if the busy signal is never used, it is stripped
  and could not be accessed in simulation

sim: keep track of unreferenced items

* items that are never referenced in any statements do not end up in the
namespace or in the verilog

* this memorizes items if they can not be found in the namespace and keeps
track of their values

pipistrello: switch is a button

pipistrello: compress and load bitstream at 6MHz

pipistrello: rename sdram->ddram

fhdl/verilog: fix dummy signal initial event

mibuild/lattice/diamond: add verilog include path (thanks Lattice's FAE since it's not documented)

fhdl/specials/memory: use $readmemh to initialize memories

fhdl/verilog: change the way we initialize reg: reg name = init_value;
This allows simplifications (init in _printsync and _printinit no longer needed)

fhdl/verilog: revert "fhdl/verilog: add simulation parameter to avoid simulation tricks in synthetizable code"

This probably breaks simulation with Icarus Verilog (and others simulators?)

migen/genlib/io: use 0 instead of Signal() for default rst value (immutable thanks sb)

Revert "fhdl/verilog: do not use initial begin in _printinit (not accepted by all synthesis tools ex: Synplify Pro does not accept it)"

This breaks simulations, and we will try to use the "reg name = value" syntax instead.

This reverts commit e946f6e4538277308e374cd1f0b1b9a31f66dc5a.

genlib/io: add optional external rst to CRG

mibuild/platform/versa: fix clock_constraints