Add support for read_aiger -wideports

Add support for read_aiger -map

Parse 'm' in xaiger

WIP for ABC with aiger

Add read_xaiger

Add write_xaiger

Copy backends/aiger/aiger.cc to xaiger.cc

Compile abc9

Refactor kernel/cost.h definition into cost.cc

Copy abc.cc to abc9.cc

addDff -> addDffGate as per @daveshah1

Fix tabulation

-module_name arg to go before -clk_name

Support and differentiate between ASCII and binary AIG testing

Add missing "[options]" to read_blif help

Allow module name to be determined by argument too

Refactor into AigerReader class

Parse binary AIG files

Add binary AIGs converted from AAG

Refactor to parse_aiger_header()

Add comment

Handle reset logic in latches

Change literal vars from int to unsigned

Create clk outside of latch loop

Handle latch symbols too

Remove return after log_error

Add support for symbol tables

Stub for binary AIGER

Refactor

Merge branch 'dff_init' of https://github.com/eddiehung/yosys into xaig

Revert most of autotest.sh; for non *.v use Yosys to translate

Refactor

write_verilog to cope with init attr on q when -noexpr

Add INIT parameter to all ff/latch cells

Add tests for simple cases using defparam

Add -B option to autotest.sh to append to backend_opts

Extend testcase

Add testcase

Rename ASCII tests

WIP

Add missing blackslash-to-slash convertion to smtio.py (matching Smt2Worker::get_id() behavior)

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Add tests

Merge pull request #798 from mmicko/master

Fixed Anlogic simulation model

Merge pull request #800 from whitequark/write_verilog_tribuf

write_verilog: write $tribuf cell as ternary

Merge branch 'whitequark-write_verilog_keyword'

Remove asicworld tests for (unsupported) switch-level modelling

Signed-off-by: Clifford Wolf <clifford@clifford.at>

write_verilog: write $tribuf cell as ternary.

write_verilog: escape names that match SystemVerilog keywords.

Merge pull request #796 from whitequark/proc_clean_typo

proc_clean: fix critical typo

Fixed Anlogic simulation model

proc_clean: fix critical typo.

Merge pull request #793 from whitequark/proc_clean_fix_fully_def

proc_clean: fix fully def check to consider compare/signal length

proc_clean: fix fully def check to consider compare/signal length.

Fixes #790.

Cleanups in igloo2 example design

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Add SF2 IO buffer insertion

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Improve Igloo2 example

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Add "synth_sf2 -vlog", fix "synth_sf2 -edif"

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Add "write_edif -gndvccy"

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Add optional nullstr argument to log_id()

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Fix handling of $shiftx in Verilog back-end

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge pull request #788 from whitequark/master

Document $tribuf and some gates

Merge pull request #787 from whitequark/flowmap_relax

flowmap: implement depth relaxation

manual: document some gates.

manual: explain $tribuf cell.

Improve igloo2 example

Signed-off-by: Clifford Wolf <clifford@clifford.at>

flowmap: clean up terminology.

  * "map": group gates into LUTs;
  * "pack": replace gates with LUTs.

This is important because we have FlowMap and DF-Map, and currently
our messages are ambiguous.

Also clean up some other log messages while we're at it.

flowmap: implement depth relaxation.

Fix typo in manual

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Bugfix in $memrd sharing

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge pull request #782 from whitequark/flowmap_dfs

 flowmap: construct a max-volume max-flow min-cut, not just any one

Switch "bugpoint" from system() to run_command()

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge pull request #783 from whitequark/bugpoint

bugpoint: new pass

bugpoint: new pass.

A typical use of `bugpoint` would involve a script with a pass under
test, e.g.:

    flowmap -relax -optarea 100

and would be invoked as:

    bugpoint -yosys ./yosys -script flowmap.ys -clean -cells

This replaces the current design with the minimal design that still
crashes the `flowmap.ys` script.

`bugpoint` can also be used to perform generic design minimization
using `select`, e.g. the following script:

    select i:* %x t:$_MUX_ %i -assert-max 0

would remove all parts of the design except for an unbroken path from
an input to an output port that goes through exactly one $_MUX_ cell.
(The condition is inverted.)

flowmap: construct a max-volume max-flow min-cut, not just any one.

Merge pull request #780 from phire/rename_from_wire

Rename cells based on the wires they drive.

Rename cells based on the wires they drive.

Add skeleton Yosys-Libero igloo2 example project

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Bugfix in Verilog string handling

Signed-off-by: Clifford Wolf <clifford@clifford.at>

flowmap: add -minlut option, to allow postprocessing with opt_lut.

Merge pull request #777 from mmicko/achronix_cell_sim_fix

Fix cells_sim.v for Achronix FPGA

Fix cells_sim.v for Achronix FPGA

Remove -m32 Verific eval lib build instructions

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge pull request #776 from mmicko/unify_noflatten

Unify usage of noflatten among architectures

Update Verific default path

Signed-off-by: Clifford Wolf <clifford@clifford.at>

flowmap: cleanup for clarity. NFCI.

Unify usage of noflatten among architectures

flowmap: improve debug graph output. NFC.

flowmap: add link to longer version of paper. NFC.

Merge pull request #775 from whitequark/opt_flowmap

flowmap: new techmap pass

flowmap: new techmap pass.

Merge pull request #770 from whitequark/opt_expr_cmp

opt_expr: refactor and improve simplification of comparisons

opt_expr: improve simplification of comparisons with large constants.

The idea behind this simplification is that a N-bit signal X being
compared with an M-bit constant where M>N and the constant has Nth
or higher bit set, it either always succeeds or always fails.

However, the existing implementation only worked with one-hot signals
for some reason. It also printed incorrect messages.

This commit adjusts the simplification to have as much power as
possible, and fixes other bugs.

Merge pull request #755 from Icenowy/anlogic-dram-init

anlogic: implement DRAM initialization

Merge branch 'master' of github.com:YosysHQ/yosys

Merge pull request #750 from Icenowy/anlogic-ff-init

Initialization of Anlogic DFFs

Merge pull request #773 from whitequark/opt_lut_elim_fixes

opt_lut: elimination fixes

Merge pull request #772 from whitequark/synth_lut

synth: add k-LUT mode

Merge pull request #771 from whitequark/techmap_cmp2lut

cmp2lut: new techmap pass

Improve VerificImporter support for writes to asymmetric memories

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Fix VerificImporter asymmetric memories error message

Signed-off-by: Clifford Wolf <clifford@clifford.at>