Merge pull request #108 from riscv/dtc-error

Configure should fail if device-tree-compiler is not installed

Configure should fail if device-tree-compiler is not installed

Fixes #107

minNum -> minimumNumber

Merge pull request #104 from riscv/disable-werror

Disable -Werror when building

Disable -Werror when building

This has a tendency to blow up on other platforms.

Merge remote-tracking branch 'origin/priv-1.10'

Merge remote-tracking branch 'origin/debug-0.13' into priv-1.10

Better error message when doing DMI operations and we're busy

debug: whitespace errors

Merge branch 'debug-0.13' into HEAD

Make C.LI/C.LUI trapping behavior match spec

UXL=SXL=MXL

https://github.com/riscv/riscv-isa-manual/commit/326bec83de23f4d2daf24cfed6b5251748cad632

Trap superpage PTEs when PPN LSBs are set

Add missing include for devices.h

 - https://github.com/riscv/riscv-tools/issues/69

Fix segfault when accessing bad memory addresses

Set default entry point from ELF

Add option to set start pc

Support more flexible main memory allocation

Store both host & target address in soft TLB

Merge pull request #96 from riscv/ndmreset

Updates to match the latest debug spec

Remove a debugging printf

Don't spin on the remote bitbang reads

Handle abstractcs.busy

Have ndmreset reset the processor

FMV.X.S/FMV.S.X -> FMV.X.W/FMV.W.X

Remove hret instruction

Merge pull request #94 from riscv/commitlog

Fix builds with "--enable-commitlog"

Fix builds with "--enable-commitlog"

debug: move remote_bitbang into riscv

debug: Remove duplicate remote_bitbang file

debug: Able to successfully examine a single hart.

debug: Use Debug-Module specific constants instead of global defines.

debug: Add fence and fence.i to ensure Debug RAM is ready.

debug: Checkpoint which somewhat works with OpenOCD v13, but still has some bugs.

debug: move the debug_rom defines to a seperate file

debug: Use more unique debug ROM names

debug: Use a more practical debug ROM

debug: Move things around, but addresses now conflict with ROM.

debug: consider COMMAND.transfer bit, and implment HARTINFO

debug: Compiles again with new debug_defines.h file, but not tested.

debug: bump the debug_defines to match spec

Merge remote-tracking branch 'origin/priv-1.10' into HEAD

Implement new FP encoding

https://groups.google.com/a/groups.riscv.org/d/msg/isa-dev/_r7hBlzsEd8/cWPyJKMzCQAJ

Implement vectored interrupt proposal

https://github.com/riscv/riscv-isa-manual/commit/4dcaa944ba40e074d25516a157fc37f7491b71cc

Add --enable-misaligned option for misaligned ld/st support

Resolves #93

update encoding.h to get PMP updates

Update LICENSE copyright date

fdt: move interrupt controller into its own node

Set badaddr=0 on illegal instruction traps

On EBREAK, set badaddr to pc

Separate page faults from physical memory access exceptions

Default to 2 GiB of memory

Require little-endian host

riscv: replace rtc device with a real clint implementation

sim: declare cores as interrupt-controllers for clint

bootrom: set a0 to hartid and a1 to dtb before boot

configstring: rename variables to dts

riscv: remove dependency on num_cores

bootrom: include compiled dtb

sim: create DTS instead of config string

sim: define emulated CPU clock rate to be 1GHz

autoconf: put location of 'dtc' into config.h

spec bump

PUM -> SUM; expose MXR to S-mode

Simplify interrupt-stack discipline

https://github.com/riscv/riscv-isa-manual/commit/f2ed45b1791bb602657adc2ea9ab5fc409c62542

Implement mstatus.TW, mstatus.TVM, and mstatus.TSR

Don't overload illegal instruction trap in interactive code

Sv57 and Sv64 are not spec'd yet

New counter enable scheme

https://github.com/riscv/riscv-isa-manual/issues/10

Update bits to latest spec.

Implement halt request.

Also clean up some vestigial code.

Improve debug performance.

It's still pitiful, but less so. (5KB/s download speed.)

The tweaks involve switching to the other context as soon as it might be
helpful. The two contexts are executing code, and handling JTAG TAP
input.

Don't waste time spinning in place in debug mode

serialize simulator on wfi

This improves simulator perf when a thread is idle, or waiting on HTIF.

Take M-mode interrupts over S-mode interrupts

permit MMIO loads to MSIP bit

Make HW setting of PTE A/D bits optional (by configure arg)

https://github.com/riscv/riscv-isa-manual/issues/14

Spike uarch needs TLB flush after SPTBR write

Compress log output of jump-to-self loops.

This helps hugely when reading "spike -l" output when debugging is going
on.

Remove noisy debugs.

This version was able to download code, and run to a breakpoint.

Set cmderr when data is accessed while busy.

Implement autoexec. DMI op 2 is just write now.

Now passing MemTest{8,16,32,64}

Implement resume (untested).

sfence.vm -> sfence.vma

Implement program buffer preexec/postexec.

I only tested preexec.

dbus -> dmi

Abstract register read mostly working.

Fails with not supported for 128-bit.
Fails with exception (on rv32) with 64-bit.
Succeeds (on rv32) with 32-bit.

Fix stack overflow and support --rbb-port=0

Entering debug mode now jumps to "dynamic rom"

Implement hartstatus field.

Remove gdbserver support.

Maybe some day we can bring it back, implementing direct access into
registers and memory so it would be fast. That would be the way to
usefully debug code running in spike, as opposed to the way that mirrors
the actual debug design as it might be implemented in hardware.

Add writable ibuf and data registers.

Serve up a correct dmcontrol register.

Encode VM type in sptbr, not mstatus

https://github.com/riscv/riscv-isa-manual/issues/4

Also, refactor gdbserver code to not duplicate VM decoding logic.

OpenOCD does a dmi read and gets dummy value back.

Merge pull request #83 from bacam/gdb-protocol-fixes

Gdb protocol fixes

Remove unnecessary circular buffer code.

Refactor remote bitbang code.

OpenOCD RISC-V code now gets to scan out dtmcontrol.

OpenOCD can now scan out the hacked IDCODE.