Check the return value of I/O operations for failure

inifile: Whack preprocessor access.
We haven't used the preprocessor feature of the inifile stuff in a
very long time, so let's get rid of it since it would otherwise take
effort to maintain.

style: Remove non-leading tabs everywhere they shouldn't be. Developers should configure their editors to not insert tabs

style: this file did not conform to style

style: This file hugely violated the M5 style.
Remove a bunch of unused cruft from the interface while we're at it

X86: Fix the microcode for sign/zero extending moves that use high byte registers.

Device: Fix bug in DmaPort::recvRetry. The interface attempts to send the same packet again.
It doesn't cause a problem currently, however with a different Memory Object it could cause
problems

IGbE: Patches I neglected to apply before pushing the previous igbe changeset

CPU: Get rid of two more duplicated CPU params.

Changed BaseCPU::ProfileEvent's interval member to be of type Tick. This was done to be consistent with its
python type of a latency.  In addition, the multiple definitions of profile in the different cpu models caused
problems for intialization of the interval value. If a child class's profile value was defined, the parent
BaseCPU::ProfileEvent interval field would be initialized with a garbage value. The fix was to remove the
multiple redifitions of profile in the child CPU classes.

Add the ability to specify a think time before descriptor fetch/writeback starts/ends as well as after read/write dmas

Add the ability for a DMA to tack on an extra delay after the DMA is actually finished.

More subtle fixes to how interrupts are supposed to work in the device. Fix postedInterrupts statistics.

Return an UnimpFault for an ITB translation of an uncachable address. We don't support fetching from uncached addresses in Alpha and it means that a speculative fetch can clobber device registers.

style

params: Get rid of the remnants of the old style parameter configuration stuff.

params: Convert the CPU objects to use the auto generated param structs.
A whole bunch of stuff has been converted to use the new params stuff, but
the CPU wasn't one of them.  While we're at it, make some things a bit
more stylish. Most of the work was done by Gabe, I just cleaned stuff up
a bit more at the end.

Make time format in 'started' line same as 'compiled'.
Also make -B output consistent with normal header, and
only include actual build options.

Get rid of outputStream... wasn't really being used
(except for warn()) and new -r/-e options make it
not worth fixing.

Minor fix for test/SConscript... forgot to 'qref' before 'qdel', argh.

Make test/SConscript use new redirection options.

Add -r/-e options to redirect stdout/stderr.
Better than using shell since it automatically uses -d directory
for output files (creating it as needed).

sockets: Add a function to disable all listening sockets.
When invoking several copies of m5 on the same machine at the same
time, there can be a race for TCP ports for the terminal connections
or remote gdb.  Expose a function to disable those ports, and have the
regression scripts disable them.  There are some SimObjects that have
no other function than to be used with ports (NativeTrace and
EtherTap), so they will panic if the ports are disabled.

libm5: Create a libm5 static library for embedding m5.

This should allow m5 to be more easily embedded into other simulators.
The m5 binary adds a simple main function which then calls into the m5
libarary to start the simulation. In order to make this work
correctly, it was necessary embed python code directly into the
library instead of the zipfile hack.  This is because you can't just
append the zipfile to the end of a library the way you can a binary.
As a result, Python files that are part of the m5 simulator are now
compile, marshalled, compressed, and then inserted into the library's
data section with a certain symbol name.  Additionally, a new Importer
was needed to allow python to get at the embedded python code.

Small additional changes include:
- Get rid of the PYTHONHOME stuff since I don't think anyone ever used
it, and it just confuses things.  Easy enough to add back if I'm wrong.
- Create a few new functions that are key to initializing and running
the simulator: initSignals, initM5Python, m5Main.

The original code for creating libm5 was inspired by a patch Michael
Adler, though the code here was done by me.

syscall: Avoid a compiler warning which turns into a bug.
Simply cast the result to an int and life is good.

Make default PhysicalMemory latency slightly more realistic.
Also update stats to reflect change.

X86: Make hint nops consume their modrm byte.

kill unused code

scons: Get rid of generate.py in the build system.
I decided that separating some of the scons code into generate.py was
just a bad idea because it caused the dependency system to get all
messed up.  If separation is the right way to go in the future, we
should probably use the sconscript mechanism, not the mechanism that I
just removed.

regress: update regressions for tty emulation fix.

syscall: Fix TTY emulation in fstat() user-mode simulation for fd 1 (stdout).
The code didn't set S_IFCHR in the st_mode

process: separate stderr from stdout
- Add the option of redirecting stderr to a file. With the old
behaviour, stderr would follow stdout if stdout was to a file, but
stderr went to the host stderr if stdout went to the host stdout.  The
new default maintains stdout and stderr going to the host.  Now the
two can specify different files, but they will share a file descriptor
if the name of the files is the same.
- Add --output and --errout options to se.py to go with --input.

syscalls: Add a bunch of missing system calls.
readlink, umask, truncate, ftruncate, mkdir, and getcwd.

RemoteGDB: add an m5 command line option for setting or disabling remote gdb.

tests: There's a small unknown stats difference in 20.parser, accept it.
Hopefully if the difference pops back up, we can figure out what it was

Mips was missing a few stats

tests: update config.ini and stdout for the various tests.
These files were a bit too out of date and resulted in a bit of confusion.

Get rid of useless m5_assert macro.
Its only purpose was to print the cycle number but that already
happens in the SIGABRT handler.  No one used it anyway.

Use ReadResp instead of LoadLockedResp for LoadLockedReq responses.

Add missing newlines to Bus DPRINTFs.

m5ops: clean up the m5ops stuff.
- insert warnings for deprecated m5ops
- reserve opcodes for Ali's stuff
- remove code for stuff that has been deprecated forever
- simplify m5op_alpha

style: fix indentation and formatting of the pseudo insts.

eventq: change the event datastructure back to LIFO.

The status quo is preferred since it is less likely that people will
rely on LIFO than FIFO, and when we move to a parallelized M5, no
ordering between events of the same time/priority will be guaranteed.

eventq: new eventq data structure.  The new data structure is singly
linked list sorted by time and priority.  For things of the same time
and priority, a second, circularly linked list maintains the data
structure.  Events of the same time and priority are now inserted in
FIFO order instead of LIFO order.  This dramatically improves the
performance of systems that schedule multiple events at the same time.

The FIFO order version is not preferred to LIFO (because it may cause
people to rely on it), but I'm going to commit it anyway and
immediately commit the preferred LIFO version on top.

eventq: Clean up the Event class so that it uses fewer bytes. This
will hopefullly allow it to fit in a cache line.

Fix cases where RADV interrupt timer is used and make ITR interrupt moderation not always delay if no interrupts have been posted for the ITR value.

Remove delVirtPort() and make getVirtPort() only return cached version.

Change everything to use the cached virtPort rather than created their own each time.
This appears to work, but I don't want to commit it until it gets tested a lot more.
I haven't deleted the functionality in this patch that will come later, but one question
is how to enforce encourage objects that call getVirtPort() to not cache the virtual port
since if the CPU changes out from under them it will be worse than useless. Perhaps a null
function like delVirtPort() is still useful in that case.

Make the cached virtPort have a thread context so it can do everything that a newly created one can.

After a checkpoint (and thus a stats reset), the not_idle_fraction/notIdleFraction statistic is really wrong.
The notIdleFraction statistic isn't updated when the statistics reset, probably because the cpu Status information
was pulled into the atomic and timing cpus. This changeset pulls Status back into the BaseSimpleCPU object. Anyone
care to comment on the odd naming of the Status instance? It shouldn't just be status because that is confusing
with Port::Status, but _status seems a bit strage too.

Automated merge after backout.

Backed out changeset 94a7bb476fca: caused memory leak.

Automated merge with repo.m5sim.org/m5-stable

Checkpoinging/SWIG: Undo part of changeset 5464 since it broke checkpointing.

SimObject: Add in missing includes of <string> and fix minor style problem.

Make bus address conflict error more informative

Generate more useful error messages for unconnected ports.
Force all non-default ports to provide a name and an
owner in the constructor.

imported patch sim_object_params.diff

AtomicSimpleCPU: Separate data stalls from instruction stalls.
Separate simulation of icache stalls and dat stalls.

tests: update tests for slight changes in nsgige posted interrupts

Ethernet: share statistics between all ethernet devices and apply some
of those statistics to the e1000 model.

inet: initialization fixes.
Make sure variables are properly initialized and also make sure that
truth testing works properly.

PacketFifo: Get slack out of the EthPacketData structure.  This allows
a packet to exist in multiple FIFOs if desired.

ThreadState: Ensure that kernelStats is properly initialized

rename MipsConsole to MipsBackdoor

--HG--
rename : src/dev/mips/MipsConsole.py => src/dev/mips/MipsBackdoor.py
rename : src/dev/mips/console.cc => src/dev/mips/backdoor.cc
rename : src/dev/mips/console.hh => src/dev/mips/backdoor.hh

rename AlphaConsole to AlphaBackdoor

--HG--
rename : src/dev/alpha/AlphaConsole.py => src/dev/alpha/AlphaBackdoor.py
rename : src/dev/alpha/console.cc => src/dev/alpha/backdoor.cc
rename : src/dev/alpha/console.hh => src/dev/alpha/backdoor.hh

Change the default output filename for the terminal so it's more obvious.

--HG--
rename : tests/quick/10.linux-boot/ref/alpha/linux/tsunami-simple-atomic-dual/console.system.sim_console => tests/quick/10.linux-boot/ref/alpha/linux/tsunami-simple-atomic-dual/system.terminal
rename : tests/quick/10.linux-boot/ref/alpha/linux/tsunami-simple-atomic/console.system.sim_console => tests/quick/10.linux-boot/ref/alpha/linux/tsunami-simple-atomic/system.terminal
rename : tests/quick/10.linux-boot/ref/alpha/linux/tsunami-simple-timing-dual/console.system.sim_console => tests/quick/10.linux-boot/ref/alpha/linux/tsunami-simple-timing-dual/system.terminal
rename : tests/quick/10.linux-boot/ref/alpha/linux/tsunami-simple-timing/console.system.sim_console => tests/quick/10.linux-boot/ref/alpha/linux/tsunami-simple-timing/system.terminal
rename : tests/quick/80.netperf-stream/ref/alpha/linux/twosys-tsunami-simple-atomic/console.drivesys.sim_console => tests/quick/80.netperf-stream/ref/alpha/linux/twosys-tsunami-simple-atomic/drivesys.terminal
rename : tests/quick/80.netperf-stream/ref/alpha/linux/twosys-tsunami-simple-atomic/console.testsys.sim_console => tests/quick/80.netperf-stream/ref/alpha/linux/twosys-tsunami-simple-atomic/testsys.terminal

Rename SimConsole to Terminal since it makes more sense

--HG--
rename : src/dev/SimConsole.py => src/dev/Terminal.py
rename : src/dev/simconsole.cc => src/dev/terminal.cc
rename : src/dev/simconsole.hh => src/dev/terminal.hh

physmem:  Add a null option to physical memory so it doesn't store data.

port: Clean up default port setup and port switchover code.

params: Prevent people from setting attributes on vector params.

add compile flags to m5

Command line option to print out List of SimObjects and their parameters

main: add .m5/options.py processing.  This file is processed before
arguments are parsed so that they can change the default options for
various config parameters.

Add .m5 configuration directory

python: Separate the options parsing stuff.  Remove options parsing stuff from
main.py so things are a bit more obvious.

params: Fix the memory bandwidth parameter

params: Fix floating point parameters

python: Move various utility classes into a new m5.util package so
they're all in the same place.  This also involves having just one
jobfile.py and moving it into the utils directory to avoid
duplication.  Lots of improvements to the utility as well.

--HG--
rename : src/python/m5/attrdict.py => src/python/m5/util/attrdict.py
rename : util/pbs/jobfile.py => src/python/m5/util/jobfile.py
rename : src/python/m5/util.py => src/python/m5/util/misc.py
rename : src/python/m5/multidict.py => src/python/m5/util/multidict.py
rename : util/stats/orderdict.py => src/python/m5/util/orderdict.py

MemReq: Add option to reset the time on a request.

Add hg commands for style check so you can check at times other than commit

Fix various SWIG warnings

Add missing dependencies on .i files

scons: proper fix for hg version stuff

scons: fix program_info.cc generation

Automated merge with ssh://m5sim.org//repo/m5

Get rid of bogus bus assertion.
It runs out that if a MemObject turns around and does a send in its
receive callback, and there are other sends already scheduled, then
it could observe a state where it's not at the head of the list but
the bus's sendEvent is not scheduled (because we're still in the
middle of processing the prior sendEvent).

Get rid of bogus cache assertion.
I was asserting that the only reason you would defer targets is if
a write came in while you had an outstanding read miss, but there's
another case where you could get a read access after you've snooped
an invalidation and buffered it because it applies to a prior
outstanding miss.

Scripts: Check for the appropriate build type as soon as possible.

HG: Add compiled hg revision and date to the standard M5 output.

Alpha: Get rid of an old include of a non-existant file.

Params: Allow nested namespaces in cxx_namespace

X86: Make the cpuid processor identifier return a real string.

X86: Make the code compile as 32 bit.

Params: Remove an unnecessary include.

X86: Make the e820 table manually or automatically configurable from python.

X86: Make the disassembly for halt conform with the other microops.

X86: Implement and hook up STI and CLI instructions.

X86: Make sure there's something to catch when the kernel messes with ports "behind" the pci config magic ports.

X86: Make the platform object initialize channel 0 of the PIT.