back.rtlil: fix typo.

hdl.rec: include record name in error message.

hdl.rec: use a helpful error on unknown field reference.

hdl.mem: add DummyPort, for testing and verification.

back.rtlil: match shape of Array elements to ArrayProxy shape.

Fixes #15.

back.rtlil: fix typo.

lib.cdc: fix tests to actually run.

back.pysim: warn if simulation is not run.

This would have prevented 3ea35b85.

hdl.rec: add basic record support.

tracer: factor out get_src_loc().

lib.coding: fix tests to actually run, and fix code to fix tests.

hdl.dsl: add support for fsm.ongoing().

hdl.mem: add missing __all__.

compat.genlib.coding: fix import.

lib.coding: port from Migen.

lib.cdc: add tests for MultiReg.

hdl.dsl: forbid m.next= inside of FSM but outside of FSM state, too.

hdl.dsl: provide generated values for FSMs.

hdl.ir: add an API for retrieving generated values, like FSM signal.

This is useful for tests.

examples: add an FSM usage example (UART receiver).

hdl.dsl: add signal decoder to FSM state signal.

hdl.dsl: implement FSM.

back.rtlil: clarify $verilog_initial_trigger behavior. NFC.

back.rtlil: unbreak d47c1f8a.

hdl.mem: allow omitting memory simulation logic.

Trying to transform very large arrays is slow.

back.rtlil: use one $meminit cell, not one per word.

This is *far* more efficient.

hdl.xfrm, back.rtlil: implement and use LHSGroupFilter.

This is a refactoring to simplify reusing the filtering code in
simulation, and separate that concern from backends in general.

hdl.xfrm: implement SwitchCleaner, for pruning empty switches.

back.rtlil: always output negative values as two's complement.

- is valid in RTLIL but means something entirely different.

back.rtlil: emit dummy logic to work around Verilog deficiencies.

back.rtlil: do not translate empty fragments.

The resulting Verilog confuses some frontends.

back.rtlil: only translate switch tests once.

This seems to affect synthesis with Yosys but only marginally.
It is mostly a speed and readability improvement.

cli: generate: guess file type from extension.

back.rtlil: fix swapped operands in mux codegen.

cli: new module, for basic design generaton/simulation.

hdl.xfrm: avoid cycles in union-find graph in LHSGroupAnalyzer.

compat.genlib.fsm: fix naming for non-Signal LHS.

hdl.ir: flatten hierarchy based on memory accesses, too.

hdl.ir: factor out _merge_subfragment. NFC.

back.rtlil: split processes as finely as possible.

This makes simulation work correctly (by introducing delta cycles,
and therefore, making the overall Verilog simulation deterministic)
at the price of pessimizing mux trees generated by Yosys and Synplify
frontends, sometimes severely.

back.rtlil: remove useless condition. NFC.

hdl.xfrm: implement LHSGroupAnalyzer.

hdl.xfrm: Abstract*Transformer→*Visitor

back.rtlil: always initialize the entire memory.

This avoids reading 'x from the memory in simulation. In general,
FPGA memories can only be initialized in block granularity, and
zero-initializing is cheap, so this is not a significant issue with
resource consumption.

compat: use nicer names for next_value/next_value_ce signals.

hdl.mem: allow changing init value after creating memory.

back.verilog: do not rename internal signals.

_0_ is not really any better than \$13, and the latter at least has
continuity between nMigen, RTLIL and Verilog.

compat: fix confusing naming for memory port address signal.

hdl.ir: fix port propagation between siblings, in the other direction.

compat: do not finalize native submodules twice.

hdl.mem: use more informative signal naming for ports.

hdl.ir: fix port propagation between siblings.

compat: provide verilog.convert shim.

hdl.ir: do not flatten instances or collect ports from their statements.

This results in absurd behavior for memories.

compat: provide Memory shim.

hdl.mem: ensure transparent read port model has correct latency.

back.pysim: handle out of bounds ArrayProxy indexes.

back.pysim: give numeric names to unnamed subfragments in VCD.

hdl.mem: use different naming for array signals.

It looks like [] is confusing gtkwave somehow.

hdl.mem: add simulation model for memory.

back.pysim: fix an issue with too few funclet slots.

hdl.mem: add tests for all error conditions.

hdl.mem: tie rdport.en high for asynchronous or transparent ports.

back.rtlil: more consistent prefixing for subfragment port wires.

hdl.ir: correctly handle named output and inout ports.

back.rtlil: implement memories.

hdl.mem: implement memories.

back.rtlil: explicitly pad constants with zeroes.

I'm not sure what exactly RTLIL does when a constant isn't as long
as its bit width, and there's no reason to keep the ambiguity.

back.rtlil: fix translation of Cat.

ir: allow non-Signals in Instance ports.

setup: update pyvcd dependency, for var_type="string".

compat: import genlib.record from Migen.

compat: add wrappers for Slice.stop, Cat.l, _ArrayProxy.choices.

hdl.ast: Cat.{operands→parts}

back.pysim: implement *.

test.sim: add tests for sync functionality and errors.

back.pysim: eliminate most dictionary lookups.

This makes the Glasgow testsuite about 30% faster.

hdl.ast, hdl.xfrm: various microoptimizations to speed up pysim.

back.pysim: use arrays instead of dicts for signal values.

This makes the Glasgow testsuite about 40% faster.

back.pysim: naming. NFC.

back.pysim: fix an off-by-1 in add_sync_process().

back.pysim: trigger processes waiting on Tick() exactly at clock edge.

back.pysim: continue running simulator processes until they suspend.

Travis: cache Yosys installation explicitly.

fhdl.ir: add black-box fragments, fragment parameters, and Instance.

Travis: build and cache Yosys.

hdl, back: add and use SignalSet/SignalDict.

hdl.ast: factor out _MappedKeyDict, _MappedKeySet. NFC.

back.rtlil: update for Yosys master.

back.rtlil: implement Array.

back.rtlil: implement Part.

back.rtlil: handle reset_less domains.

hdl.dsl: add clock domain support.

hdl.dsl: cleanup. NFC.

back.rtlil: extract _StatementCompiler. NFC.

back.rtlil: simplify. NFC.

back.rtlil: properly escape strings in attributes.

README: mention Yosys requirement.

back.rtlil: prepare for Yosys sigspec slicing improvements.

See YosysHQ/yosys#741.

compat.fhdl.structure: only convert to bool in If/Elif if necessary.