add missing *_prst pins

improve gpio.py basic example by passing in a list of pins.
the previous version was a little... odd: enumerating the actual bits
of an 8-bit Signal as an Array

remove SIM_DEVICES parameter temporarily which is not in
v2016.2.
https://gitlab.com/nmigen/nmigen/-/issues/4

add override options to nextpnr-xilinx
(identical method to nextpnr-ecp5)

cleanup on nextpnr-xilinx setup
* use rtlil instead of verilog (top.il not top.v)
* similar to nextpnr-ecp5 write out a top.ys file
* add top.tim and top.rpt outputting into build and set "quiet"

cross-reference to symbiyosys in README,
mentioning that Formal Correctness Proofs may be written and run from nmigen

set nextpnr-xilinx seed 1 for deterministic behaviour
may be over-ridden with an argument override adding an additional
--seed {value}

annoying typo

add input and output reset signals to Pin
https://gitlab.com/nmigen/nmigen/-/issues/2

the issue being encountered is that ECP5 2x, 4x and 7x phase-tapped
IO pads will come up 50% of the time in an incorrect phase
setting the RST line of IDDR71B and other IOpad instances to Const(0)
is the likely root cause.

unfortunately, to fix this, an actual Signal has to be passed in,
to the LatticeECP5Platform, for it to be able to pass it to the IOpad.
that in turn means that the Pin Record has to have a reset signal added.

current experiments with GRAM show that setting the reset signal equal
to the domain reset signal is not quite sufficient, but greatly improves
the number of times that the DQS and other DDR IOpads get a successful
lock.  this most likely because the 2x PLL has not been given enough
time to stabilise.  at least with the addition of reset signals
i_prst and o_prst to Pin, experimentation and investigation can proceed

whoops markdown formatting of migen compat layer not quite right

include mention of nextpnr-xilinx support in README

fixup nextpnr-xilinx directory locations to match
install locations of nextpnr-xilinx with a make PREFIX of
/usr/local/nextpnr-xilinx

Merge branch 'master' into 'master'

Lock NextPNR seed to 1

See merge request nmigen/nmigen!5

Lock NextPNR seed to 1

This allows reproducible builds, and
should have nearly no downsides vs.
allowing random seeds to be generated.

Should a design fail on seed 1, this can
be extended to allow a different seed to
be passed to NextPNR via the command line.

nextpnr-xilinx can cope with the various IBUF/OBUFs,
no need to fall back to standard platform Instance("$tristate") etc.

abc9 bugs-out in synth_xilinx, fall back to abc for now

nextpnr-xilinx is still under development, and needs some workarounds
the first (already added) is "-nocarry", the second (added now)
is "scratchpad -set xilinx_dsp.multonly 1"
this is explained here:
https://github.com/gatecat/nextpnr-xilinx/issues/22#issuecomment-706710984

add option for adding synthesis attributes to the Memory behind
ASyncFIFO and SyncFIFOBuffered as well

add the option to pass synthesis attributes through to the
underlying Memory of a SyncFIFO

add -nocarry option to synth_xilinx to avoid nextpnr-xilinx lock-up
situation when CARRY4 chains go about 23-25

add start of a tutorials/examples/talks section to README

Merge branch 'docfix-readme-yosys-url' into 'master'

Fixed Yosys URL

See merge request nmigen/nmigen!3

add symbiflow part map for Arty-A7-100t in xilinx platform

vendor/xilinx: support for yosys nextPNR toolchain

Fixed Yosys URL

Was http://www.clifford.at/yosys/ (404), now https://yosyshq.net/yosys/

update docs folder in README

Merge branch 'display-patch' into 'master'

add on_Display, by jeanthom

See merge request nmigen/nmigen!2

add on_Display, by jeanthom
https://gist.github.com/jeanthom/f97f5b928720d4adda9d295e8a5bc078

allow yosys version 0.9

docs: update sphinx-rtd-theme.

Incorporate the fix for readthedocs/sphinx_rtd_theme#1168.

CI: publish documentation for tagged commits.

docs: don't call Python modules "packages".

sim.pysim: use "bench" as a top level root for testbench signals.

Fixes #561.

Revert "setup: add workaround for pypa/pip#7953."

This reverts commit b1f5664b05725676cafa6c9313096c6fba0a47be.

examples/uart: acknowledging RX data should deassert RX ready.

setup: add workaround for pypa/pip#7953.

docs: add changelog.

add CHANGELOG

lib.fifo: clarify AsyncFIFO{,Buffered}.r_rst documentation. NFC.

docs: simplify. NFC.

docs: cover `nmigen.vendor`.

sim: represent time internally as 1ps units

Using floats to represent simulation time internally isn't ideal
instead use 1ps internal units while continuing to use a floating
point based interface for compatibility.

Fixes #535.

docs: cover `nmigen.lib.fifo`.

docs: formatting and readability improvements.

update nmigen/lib/cdc.py docstrings

docs: cover `nmigen.lib.cdc`.

docs: cover `nmigen.lib.coding`.

back.rtlil: support slicing on Parts

Fixes #605.

build.dsl: check type of resource number.

Fixes #599.

sim.core: warn when driving a clock domain not in the simulation.

Closes #566.

hdl.ir: reject elaboratables that elaborate to themselves.

Fixes #592.

sim._pyrtl: reject very large values.

A check that rejects very large wires already exists in back.rtlil
because they cause performance and correctness issues with Verilog
tooling. Similar performance issues exist with the Python simulator.

This commit also adjusts back.rtlil to use the OverflowError
exception, same as in sim._pyrtl.

Fixes #588.

vendor.xilinx: support setting options on synth_design Closes #606.

back.rtlil,cli: allow suppressing generation of `src` attributes.

Fixes #572.

sim.pysim: refuse to write VCD files with whitespace in signal names.

Closes #595.

hdl.ast: support division and modulo with negative divisor.

Fixes #621.

This commit bumps the Yosys version requirement to >=0.10.

update install.rst yosys version

back.rtlil: extend unsigned operand of binop if another is signed.

Fixes #580.

hdl.ast: warn on bare integer value used in Cat()/Repl().

Fixes #639.

_utils: don't crash trying to flatten() strings.

Fixes #614.

docs: fix download link in start.rst.

Fixes #647.

CI: fix test discovery command.

CI: only discover tests under tests/.

This avoids a crash importing the deprecated `nmigen` module with
PYTHONWARNINGS=error set.

CI: preserve YoWASP cache as well.

_toolchain.cxx: ignore another deprecation warning (on Python 3.10).

Sigh.

_toolchain.cxx: ignore deprecation warning (on Python 3.6).

This code really shouldn't be using distutils, but for now this will
have to do.

docs: update requirements.

Sphinx 4.2 or later is required for compatibility with Python 3.10.

A released version of Pygments can now be used for highlighting.

_toolchain.cxx: use distutils from setuptools.

The distutils module from the standard library is deprecated and will
be removed in Python 3.12, and PEP 632 recommends using
distutils.ccompiler from setuptools, instead.

This code should eventually be rewritten to use zig-pypi, but for now
this suffices.

vendor.xilinx_*: deprecate legacy Xilinx platform aliases.

Run tests on Python 3.10.

Simplify CI workflow.

vendor.intel: add Mistral toolchain support.

hdl.ast: improve interaction of ValueCastable with custom __getattr__.

Avoid calling `__getattr__("_ValueCastable__lowered_to")` when
a ValueCastable has custom `__getattr__` implementation; this avoids
the need for downstream code to be aware of this implementataion
detail.

mention benefits of nmigen over MyHDL, ability to use full python OO

mention MyHDL for compare/contrast to nmigen

restore nmigen logos, update wording on git format-patch

more README whitespace

mention that git format-patch for contributions is perfectly fine

whitespace update on README.md

Merge branch 'update_to_2021oct08' into 'master'

sim._pyrtl: optimize uses of reflexive operators.

See merge request nmigen/nmigen!1

Merge branch 'master' into 'update_to_2021oct08'

# Conflicts:
#   LICENSE.txt
#   README.md
#   nmigen/test/utils.py
#   nmigen/vendor/xilinx_7series.py
#   setup.py

correct IRC link

replace github with gitlab

add reference to nmigen Trademark

hdl.ast: simplify Mux implementation.

hdl.ast: add tests for casting bare integers in {Cat,Repl}.

hdl.ast: remove quadratic time complexity in Statement.cast().

Using `sum(lst, [])` to flatten a list of lists has quadratic time
complexity. Use `chain.from_iterable()` instead. While not strictly
necessary to improve performance, convert to `map()`.

A test case writing out verilog for a 512k entry FIFO is 120x faster
with this applied.

vendor.xilinx: avoid using `/` for hierarchy in ISE constraint files.

Unify Xilinx platforms into a single class, support more devices

This merges existing code, and also adds support for:

- Virtex, Virtex E (also known as Spartan 2, Spartan 2E)
- Virtex 2, Virtex 2 Pro
- Spartan 3, Spartan 3E (in addition to existing Spartan 3A, Spartan 3A
  DSP support)
- Virtex 4
- Virtex 5
- Virtex 6
- ISE synthesis for Series 7

Fixes #552.

_toolchain: Properly set compiler/linker executables on Gentoo

The `test_toolchain_cxx.py` tests on Gentoo definitely use compiler and
linker set with `_so_cxx`-suffixed executables. Tests use a proper
executable instead of `c++` after this change.

Signed-off-by: Adam Jeliński <ajelinski@antmicro.com>

vendor.xilinx_{7series,ultrascale}: hierachical -> hierarchical

Signed-off-by: Robin Ole Heinemann <robin.ole.heinemann@gmail.com>

_toolchain: substitute '+' with 'X' in tool_env_var().

README: update IRC channel.

rpc: fix parsing of negative signed parameters

test.test_hdl_ast.OperatorTestCase: remove duplicate test_bool

tests: rename tests with duplicate names

tests.test_hdl_cd.ClockDomainTestCase.test_name: actually test domain with cd_ prefix

*: remove unused variables

*: remove unused imports

tests.hdl.dsl: add tests for mis-nested Switch/Case and FSM/State statements