bring qemu sim size down to 1GB

add subTest back in to bcd tst

whitespace (keep below 80 chars)

whitespace (below 80 chars)

take copy of GPR/FPR inputs into ISACaller

allow constructor of SelectableInt to pass in (and copy)
another SelectableInt

test_caller_bcd: basic batch mode support

no python files to be committed in isafunctions

add a quick logic test of astor tree-dump

sv.bc test jumping to wrong location (offset 0xc not 0x8)
fix sv.bc/all test, and sv.bc pseudocode, to early-exit if one CR test
fails, but also not branch just because *one* test succeeds.

create an end loop condition which tells the sv.bc pseudocode
that it is on the last src/dststep loop

end loop condition in svp64 bc pseudo-code

fix test_caller_svp64.py, particularly indexed LD/ST,
vector reg numbers have to be aligned to multiple of 4

messy resolution of sv.bc testing, early-out detection.

add TODO comments for BCD test speedup

add ctr_ok and cond_ok to namespace to be able
to detect if the branch took place or not

use subTest in BCD test

get new ISATestCaller set up with correct function params

make only one PowerDecoder2, share it with
multiple tests

whoops test for sv.bc* matched accidentally, use explicit test
"svremap" and "svstate" instead

redirect sv.bc to new svbranch in ISACaller
add missing fields needed for sv.bc

corrections to SVP64 Branch Conditional
add special extra fields for sv.bc* in ISACaller namespace

rename TestRunner class to ISATestRunner

add (untested) TestRunner based on soc test_runner.py

test_caller_bcd: cdtbcd

test_caller_bcd: cbcdtd test

pywriter: move BCD/DPD routines to header

add dct butterfly SVG autogenerator

corrections to SVP64 Branch RM Mode decoding

whoops, test of SV.bc in wrong place

add start of SVP64ASM encoder for sv.bc and sv.bclr
TODO, sv.bca, sv.bclrl etc.

add bc and bclr to sv_analysis

add SVP64 Branch-Conditional decoding

adding some testing of fragment-printing into PowerDecoder

remove SVP64 Branch format modifications (achieve a different way)

start adding Branch-Conditional decoding to SVP64RMModeDecode

add SVP64 Branch-Conditional equivalent of Rc fields

add inverse DCT in-place unit test with bit-reversed half-swap LD

bit of a big update, remove all bit-reversed LD operations, replace with
LD-with-shift, and fix LDST, DCT and FFT unit tests to use new
bitrev-with-half-swap REMAP modes

add BCD operations to SVP64

rename lw*br to lw*sh

add LD-half-swap for i-DCT which does not work. redesign needed

pywriter: BCD helpers

isa/bcd: DPD_TO_BCD helper

isa/bcd: BCD_TO_DPD helper

remove hand-created DOUBLE function, now it is replaced with pseudocode
compiled version

replace DOUBLE function from helpers.py with pseudocode variant

add SINGLE function to double2single, to replace manually-created version

whoops, no ability to add comments in between functions in pseudocode

add outer-inner RADIX2 iDCT unit test.
use FFT twin +/- MUL-ADD-SUB rather than the DCT +/- MUL-ADD-SUB

isa/bcd.mdwn: fix incorrect declaration

In pseudocode used in our markdown files, dc[16] does not mean that
we declare a variable of 16 bits; it only means that we access bit
16 of variable dc. Details:

https://bugs.libre-soc.org/show_bug.cgi?id=656#c15

add SVP64 i-DCT unit test for inner butterfly, coefficients pre-computed
at present

add i-DCT SVP64 unit test for outer butterfly

add iDCT modes to interim svshape instruction pseudo-code

corrections to iDCT demo printout

isa/bcd.mdwn: fix assignment operator

isa/bcd.mdwn: update addg6s pseudocode

Not only this pseudocode is wrong, since some actions are put inside
the loop, but also the algorithm as is cannot be translated due to
use of function call (carry_out). For more details, check these
discussions:

https://libre-soc.org/irclog/%23libre-soc.2021-07-28.log.html
https://bugs.libre-soc.org/show_bug.cgi?id=656

isatables: cbcdtd instruction

isatables: cdtbcd instruction

got i-DCT yield schedule operational in fastdctlee.py test

start adding i-dct schedule with debug-print, hard to tell what is going on
need to actually create a schedule-variant of i-DCT function, next

random experimentation landed eventually on a "pass" of iDCT with
in-place half-swapping

use coefficient table in iDCT

move half-reverse to before outer butterfly in I-DCT

get byte-swapping functional in inverse-dct proof-of-concept

sigh, I-DCT had to reverse the order of middle loop to stop
overwrite-accumulation of iterative sum

start on inverse dct, turning recursive to iterative

start on inverse DCT, transforming to iterative

got DCT LD-bit-rev demo operational in unit test

fix LD/ST bitreverse with Matrix REMAP to instead be non-bitreversed.
slightly meaningless to bit-reverse on matrix LDs, but it is still possible

argh, have LD-bitreverse select the offset from RA REMAP schedule

add mode for half-swap, to be combined with LD-bit-reversed for loading DCT
data

code comments

fix test_power_decoder.py

get DCT shortened table operational

isatables: addg6s instruction

power_enums: cbcdtd instruction

power_enums: cdtbcd instruction

power_enums: addg6s instruction

adding reduced COS table DCT test

add new DCT inner butterfly shorter COS-gen mode unit test

fix new COSTABLE generator unit test,
cross-reference it to transcendentals scalar version

fix up DCT modes for inner/outer butterfly,
add new costables schedule and set up REMAP correctly

argh, LD/ST using DS has to be computed differently.
multiply DS by four, then compute SVP64 ELSTRIDE/UNITSTRIDE, then
*divide* DS by four afterwards
TODO, illegal instruction if the 2 LSBs are non-zero? does this ever occur?

fix errors in detection of ffmadds (etc), enabling FFT twin-regs moed
when it should not have been.  affected fcoss/fsins/fcfids

clear persist bit if setvl explicitly called

add new cos coefficient pre-computed and on-the-fly mode,
reorganise DCT modes due to needing more bits

use ydimsz as sub-mode in DCT/FFT butterfly

use std not stw in transcendentals ld/st-convert test

add dct cos 8 table test

add sv.fcoss SVP64Asm support

add DS-Form support for sv.std

added an extra SVP64 instruction, svstep, to replace setvl
"get end state" mode

add experiment to convert int to float and multiply by PI etc.
for later use in DCT

add ability to get current SVSHAPE indices into a register,
using setvl "Vertical First" test mode

comments

add DCT unit test combining DCT inner and outer butterfly

make REMAP persistent (if persistence requested) even on svshape

create schedule for calculating COS coefficient in DCT

add DCT outer butterfly iterative overlapping ADD schedule