Smaller default parameters in $mem simlib model

Fixed "stat" handling of blackbox modules

Various fixes for memories with offsets

Added $meminit support to "memory" command

Added $meminit test case

Added "read_verilog -nomeminit" and "nomeminit" attribute

Creating $meminit cells in verilog front-end

Added $meminit cell type

Fixed handling of "//" in filenames in verilog pre-processor

Fixed "write_verilog -attr2comment" handling of "*/" in strings

hotfix in "check" command

Added "check" command

Added AstNode::simplify() recursion counter

Added EMCCFLAGS

Some test related fixes

(incl. removal of three bad test cases)

Added "proc_dlatch"

Less aggressive "share" defaults

Improved read_verilog support for empty behavioral statements

Added "scc -expect <N> -nofeedback"

Some hashlib improvements

Various changes to release checklist

Fixed creation of command reference in manual

We are now in 0.5+ development

Yosys 0.5

Bugfix in "make vcxsrc"

Updated command reference in manual

Various presentation fixes

Fixed iterator invalidation bug in "rename" command

CodingReadme update

Fixed bug in "show -format .."

Added new APIs to changelog

Fixed eval_select_op() api

Added eval_select_args() and eval_select_op()

Minor "make vgtest" changes

Various ModIndex improvements

Added Yosys 0.5 Changelog

Various updates to CodingReadme

Added equiv_add

Ignore explicit assignments to constants in HDL code

Fixed a bug with autowire bit size
(removed leftover from when we tried to auto-size the wires)

fixed typo

Added "yosys-config --build modname.so cppsources.."

Added SigSpec::has_const()

Cleanup in add_share_file make macro

Removed "make mklibyosys"

Improved building of plugins

Added "make uninstall"

Added cell->known(), cell->input(portname), cell->output(portname)

Added "select -read"

Auto-detect TCL version

Added onehot attribute

Fixed opt_clean performance bug

Disabled (unused) Xilinx tristate buffers

Using design->selected_modules() in opt_*

Skip blackbox modules in design->selected_modules()

Added "yosys -L logfile"

Merge branch 'master' of github.com:cliffordwolf/yosys

no support for 6-series xilinx devices

Merge pull request #48 from rubund/master

Fixed typos found by lintian

Improved performance in equiv_simple

Fixed typos found by lintian

Removed old XST-based xilinx examples

Added Xilinx example for Basys3 board

Added EDIF backend support for multi-bit cell ports

Added missing ports and parameters to xilinx brams

Added "make mklibyosys", some minor API changes

Minor README changes

Removed TODO list from README file

Added yosys_banner(), Updated Copyright range

Added <algorithm> include to hashlib.h

Using selections in "ls" command

Shorter "dump" options

Bugfix in opt_const $eq -> buffer code

Log msg change

Fixed equiv_make for partially undriven nets (e.g. after "clean -purge")

Added "equiv_induct -undef"

Added "equiv_simple -undef"

Added "equiv_make -blacklist <file> -encfile <file>"

Synced RTLIL::unescape_id() to log_id() behavior

Added "fsm -encfile"

More log_id() stuff

Some cleanups in log.cc

Improved an error message

Fixed bug in equiv_miter

Added "sat -show-ports"

Bugfix in resource sharing test

Updaed ABC to hg rev 61ad5f908c03

Rethrow with "catch(...) throw;"

Added equiv_remove

Added equiv_miter

Added ENABLE_NDEBUG makefile options

Added #ifdef NDEBUG for log_assert()

Fixed xilinx FDSE sim model

Various equiv_* improvements

Added dict/pool.sort()

Improvements in equiv_make, equiv_induct

Improved xdot calling

Added equiv_induct

Various equiv_simple improvements

Moved equiv stuff to passes/equiv/