Merge branch 'master' of https://github.com/YosysHQ/yosys into gowin

Merge pull request #1470 from YosysHQ/clifford/subpassdoc

Add CodingReadme section on script passes

Add check for valid macro names in macro definitions

Signed-off-by: Clifford Wolf <clifford@clifford.at>

fix wide luts

synth_xilinx: Merge blackbox primitive libraries.

First, there are no longer separate cell libraries for xc6s/xc7/xcu.
Manually instantiating a primitive for a "wrong" family will result
in yosys passing it straight through to the output, and it will be
either upgraded or rejected by the P&R tool.

Second, the blackbox library is expanded to cover many more families:
everything from Spartan 3 up is included.  Primitives for Virtex and
Virtex 2 are listed in the Python file as well if we ever want to
include them, but that would require having two different ISE versions
(10.1 and 14.7) available when running cells_xtra.py, and so is probably
more trouble than it's worth.

Third, the blockram blackboxes are no longer in separate files — there
is no practical reason to do so (from synthesis PoV, they are no
different from any other cells_xtra blackbox), and they needlessly
complicated the flow (among other things, merging them allows the user
to use eg. Series 7 primitives and have them auto-upgraded to
Ultrascale).

Last, since xc5v logic synthesis appears to work reasonably well
(the only major problem is lack of blockram inference support), xc5v is
now an accepted setting for the -family option.

Fix write_aiger bug added in 524af21

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Add CodingReadme section on script passes

Signed-off-by: Clifford Wolf <clifford@clifford.at>

don't cound exact luts in big muxes; futile and fragile

add IOBUF

add tristate buffer and test

do not use wide luts in testcase

actually run the gowin tests

More formatting

really really fix formatting maybe

undo formatting fuckup

add wide luts

add 32-bit BRAM and byte-enables

Merge pull request #1393 from whitequark/write_verilog-avoid-init

write_verilog: do not print (*init*) attributes on regs

ALU sim tweaks

Improve naming scheme for (VHDL) modules imported from Verific

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge pull request #1455 from YosysHQ/dave/ultrascaleplus

Add BRAM and URAM mapping for UltraScale[+]

Add "verific -L"

Signed-off-by: Clifford Wolf <clifford@clifford.at>

xilinx: Add URAM288 mapping for xcup

Signed-off-by: David Shah <dave@ds0.me>

xilinx: Add support for UltraScale[+] BRAM mapping

Signed-off-by: David Shah <dave@ds0.me>

Bugfix in smtio vcd handling of $-identifiers

Signed-off-by: Clifford Wolf <clifford@clifford.at>

xilinx: Support multiplier mapping for all families.

This supports several older families that are not yet supported for
actual logic synthesis — the intention is to add them soon.

Merge pull request #1452 from nakengelhardt/fix_dsp_mem_reg

Call memory_dff before DSP mapping to reserve registers (fixes #1447)

Add some tests

Copied from Efinix.

* fsm is broken
* latch and tribuf are not implemented yet
* memory maps to dram

add a few more missing dff

Add "verilog_defines -list" and "verilog_defines -reset"

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Fix handling of "restrict" in Verific front-end

Signed-off-by: Clifford Wolf <clifford@clifford.at>

add negedge DFF

use ADDSUB ALU mode to remove inverters

Merge branch 'master' of https://github.com/YosysHQ/yosys into gowin

ecp5: Pass -nomfs to abc9

Fixes #1459

Signed-off-by: David Shah <dave@ds0.me>

Merge pull request #1457 from xobs/python-binary-name

Makefile: don't assume python is called `python3`

Makefile: don't assume python is called `python3`

On some architectures, notably on Windows, the official name for the
Python binary from python.org is `python`.  The build system assumes
that python is called `python3`, which breaks under this architecture.

There is already infrastructure in place to determine the name of the
Python binary when building PYOSYS.  Since Python is now always required
to build Yosys, enable this check universally which sets the
`PYTHON_EXECUTABLE` variable.

Then, reuse this variable in other Makefiles as necessary, rather than
hardcoding `python3` everywhere.

Signed-off-by: Sean Cross <sean@xobs.io>

Merge pull request #1454 from YosysHQ/mmicko/common_tests

Share common tests

fixed error

Unify verilog style

Common memory test now shared

Remove not needed tests

Share common tests

fix yosys path

Fix path to yosys

Moved all tests in arch sub directory

Add async2sync

Merge pull request #1435 from YosysHQ/mmicko/efinix

Add tests for Efinix architecture (contd)

Merge branch 'master' into mmicko/efinix

Merge pull request #1434 from YosysHQ/mmicko/anlogic

Add tests for Anlogic architecture (contd)

Merge branch 'master' into mmicko/anlogic

Merge pull request #1421 from YosysHQ/eddie/pr1352

Add tests for ECP5 architecture (contd)

Merge branch 'master' into eddie/pr1352

Merge pull request #1420 from YosysHQ/eddie/pr1363

Add tests for Xilinx architecture (contd)

hierarchy - proc reorder

hierarchy - proc reorder

hierarchy - proc reorder

hierarchy - proc reorder

Call memory_dff before DSP mapping to reserve registers (fixes #1447)

Make equivalence work with latest master

remove not needed top module

remove not needed top module

split muxes synth per type

Test dffs separetely

Split latches into separete tests

Fix formatting

Clean verilog code from not used define block

Removed alu and div_mod test as agreed, ignore generated files

Test per flip-flop type

Add -assert

Use built-in async2sync call as per #1417

Update mul test to DSP48E1

Update area for div_mod

Add comment for lack of tristate logic pointing to #1225

Move $x to end as 7f0eec8

adffs test update (equiv_opt -multiclock)

Fix div_mod test

Fix div_mod test

Fix div_mod test

Fix div_mod test

Fix div_mod test

Fix div_mod test

Add comment with expected behavior for latches,tribuf tests;Update adffs test

Fix latches.ys test

Remove xilinx_ug901 tests (will be moved to yosys-tests)

Add smoke tests to tests/xilinx

Add comments for unproven cells.

Add tests for Xilinx UG901 examples

Merge pull request #1450 from YosysHQ/clifford/fixdffmux

Fix handling of init attributes in peepopt dffmux pattern

Fix dffmux peepopt init handling

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Move GENERATE_PATTERN macro to separate utility header

Signed-off-by: Clifford Wolf <clifford@clifford.at>

remove duplicate DFFR

Disable left-over log_debug in peepopt_dffmux.pmg

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Fix parsing of .cname BLIF statements

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Add .blackbox support to blif front-end

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge pull request #1448 from YosysHQ/daveshah1-sv-experiments

Typedef support (with wrong syntax)

Merge pull request #1446 from YosysHQ/dave/ecp5-ioff

ecp5: Use IOLOGIC flipflops

Use "(id)" instead of "id" for types as temporary hack

Signed-off-by: Clifford Wolf <clifford@clifford.at>

ecp5: Add ECLKBRIDGECS blackbox

Signed-off-by: David Shah <dave@ds0.me>

ecp5: Add attrmvcp to copy syn_useioff to driving FF

Signed-off-by: David Shah <dave@ds0.me>