liteusb: fix imports

targets: add minispartan6 (SDRAM working)

sdram/module: fix tREFI on AS4C16M16

targets: pipistrello/ppro, fix stupid mistake 10ex --> 1ex...

targets: fix CLKIN1_PERIOD on ppro and pipistrello

sdram: pass sdram_controller_settings to SDRAMSoC

sdram: simplify the way we pass settings to controller and rename ramcon_type to sdram_controller_type (more explicit)

rename sdram mapping to main_ram

misoclib/soc: add _integrated_ to cpu options to avoid confusion

software/bios/memtest: add data bus test (0xAAAAAAAA, 0x55555555) on a small portion of the test zone.
we now need to add another random addressing test to avoid linear access on L2 cache

sdram/module: add tREFI uniformization to TODO

sdram/module: add MT47H128M8 DDR2 (used for a customer)

sdram/module: add speedgrate note for IS42S16160 and AS4C16M16

sdram/module: add AS4C16M16 for minispartan6

targets/mlabs_video: rename sdram_module to sdram_modules to reflect that we have 2 modules sharing the same characteristics

targets/kc705: rename sdram_module to sdram_modules to reflect that we have 8 modules sharing the same characteristics

sdram/module: add description and TODO list

sdram: define MT46V32M16/MT8JTF12864 and use it on pipistrello/kc705

sdram: define MT46V32M16 and use it on m1/mixxeo

sdram: create module.py to define SDRAM modules and use it on de0nano/ppro targets

sdram: split sdram_timing in sdram_timing_settings/sdram_controller_settings

req_queue_size, read_time, write_time settings are not sdram_timing settings but sdram controller settings

litexxx cores: use default baudrate of 115200 for all tests

pipistrello: add user reset

apparently needed for flashed bitstream, xiped bios, mor1kx

pipistrello: fix flash, ddram pin naming

sdram: raise NotImplementedError if Minicon is used others memories than SDR (not functional for now)

targets/kc705: add external reset

liteeth/mac/core: add with_padding option (enabled by default) and change with_hw_preamble_crc option to with_preamble_crc

liteeth/mac/core: fix hw_preamble_crc register generation

liteeth: use bios ip_address in example designs

targets: add Lattice ECP3 versa

litescope/drivers: do not build regs when addrmap is None

LiteXXX cores: fix frequency print in test/test_regs.py

LiteXXX cores: convert port parameter to int if is digit in test/make.py

liteeth/phy/gmii : set tx_er to 0 only if it exits

liteeth: use default programmer in make.py

liteeth: use CRG from Migen in base example

litescope: use CRG from Migen

targets/simple: manual instantiation of CRG (automatic insertion works for BaseSoC but not for MiniSoC since this one define clock_domains)

liteeth: make gmii phy generic

litesata: avoid hack on kc705 platform with new mibuild toolchain management

soc: rename with_sdram option to with_main_ram (with_sdram was confusing)

targets/simple: use mibuild default clock

soc/sdram: sync with new mibuild toolchain management

liteeth/phy: typo (thanks sb)

targets/simple: use new generic DifferentialInput

targets/simple: insert IBUFDS for Xilinx devices (not implemented for others vendors)

soc/sdram: add workaround for Vivado issue with our L2 cache, reported to Xilinx in november 2014, remove it when fixed by Xilinx

uart/liteeth: only import the phy we are going to use (UARTPHYSim cannot be imported on Windows since based on pty).

uart/sim: add pty (optional, to use flterm)

liteeth/mac: fix padding limit (+1), netboot OK with sim platform

liteeth/mac: use Counter in sram and move some logic outside of fsms

liteeth/phy/sim: create ethernet tap in __init__ and destroy it in do_exit

soc: do_exit is now provided by modules

liteeth: fix cnt_inc in IDLE state (we should wait sop to inc counter)

liteeth: do not insert CRC/Preamble in simulation to allow direct connection to ethernet tap

uart: pass *args, **kwargs to sim phy

uart: add phy autodetect function

targets/simple: add MiniSoC

liteeth: add phy autodetect function (phy can still be instanciated directly)

soc: enforce cpu_reset_address to 0 when with_rom is True

targets: do not implement sdram if already provided by SoC (allow use of -Ot with_sdram = True)

LiteXXX cores: fix test_reg.py

Merge branch 'master' of https://github.com/m-labs/misoc

litesata: fix permissions and imports

uart: generate ack for rx (serialboot OK with sim)

com/spi: use .format in tb

targets: keep the SPI flash core even if with_rom is enabled, so that flash booting in the BIOS still works

LiteXXX cores: use format in prints

litesata: remove unneeded clock constraint

soc: remove is_sim function

sdram: move lasmibus to core, rename crossbar to lasmixbar and move it to core, move dfi to phy

sdram: pass phy_settings to LASMIcon, MiniCON and init_sequence

sdram: revert use of scalar values for DFIInjector

lasmicon: better management of optional bandwidth module (automatically inserted by -Ot with_memtest True)

litesata/kc705: use FMC pin names

spiflash: style

README: 80 columns

make.py: use ternary getattr

sdram: disable by default bandwidth_measurement on lasmicon

README: add Pipistrello

update README

targets: fix mlabs_video FramebufferSoC

cpuif: add CSR_ prefix to CSR base addresses (avoid conflicts between CSR and mems bases)

sdram: only keep frontend logic and sdram core declaration in soc/sdram.py, move other logic to sdram/core

soc/sdram: be more generic in naming

sdram: create core dir and move lasmicon/minicon in it

sdram: rename self.phy_settings to self.settings (using phy.settings instead of phy.phy_settings seems cleaner)

sdram: reintroduce dat_ack change (it was a small issue on wishbone writes (sending data 1 clock cycle too late) that was not detected by memtest)

sdram: improve memtest by adding 2 different writes/reads
doing only a write and read is not enough: if we reloaded a fpga with write that is not working after functional fpga, it would not trigger an error.

sdram: for now revert dat_ack change (it seems there is an small issue, will have a closer look)

sdram/lasmicon: create a separate file for the crossbar and remove it from lasmibus

sdram: move dfii to phy

sdram: fix remaining data_valid in dma_lasmi

sdram: create test dir and move lasmicon/minicon tests to it

sdram: create frontend dir and move dma_lasmi/memtest/wishbone2lasmi to it

lasmi: simplify usage for the user (it's the job of the controller to manage write/read latencies on acks)

soc: add initial verilator sim support: ./make.py -t simple -p sim build-bitstream :)

flash/spi: make bitbang optional (enabled by default)

uart: use data instead of d on endpoint's layouts (coherency with others cores)

uart: add sim phy