link: add CRC check to BFM

link: fix link_tb (due to others modifications)

link: improve and clean up crc_tb, scrambler_tb

link: wip bfm

link: prepare simulation

clean up

use new EndpointDescription

link: SATALinkLayer skeleton

phy: use primitives dict and use only sata.std

phy: send 2 ALIGN primitives every 256 DWORDs

link: add SATALinkLayer skeleton (wip)

link: improve crc_tb/ preamble_tb and increase length

link: add Scrambler and testbench

link: add CRC and testbench

sata/link: add crc and scrambler C models from SATA specification

move code and create a directory for each layer

remove DRP ports (won't be used for now)

various fixes and simplifications, SATA1 & SATA2 OK

platforms: merge but keep support for iMPACT for now (xc3sprog need to be tested on Windows)

ctrl: drive txcomwake and not gtx.txcomwake in K7SATAPHYDeviceCtrl

revert simulation design and add wave

add .payload. to Sink and Source to be compatible with upstream Migen

instanciate GTXE2_COMMON (seems recommended in AR43339)

test to visualize OOB with Miscope

use SGMII clk (125MHz) and SFP for test on KC705

simplify and clean up

sim working

fix alignment (still some transmissions errors --> need to check clocks and resets)

fix and simplify ctrl fsms, OOB OK, align KO

gtx: add resynchronization on control signals

mmcm: configure default divider with default_speed

add tx_reset_fsm and rx_reset_fsm

reorganize code
- use sys_clk of 166.66MHz and using it instead of sata clk.
- rename clocking to CRG since it also handles resets.
- create datapath and move code from gtx.

clocking: clean up and add comments

host and device communicate with OOB, now need to fix ctrl

reset and lock of PLL OK. We see OOB signals on the link but they are not decoded by the device.

add modelsim simulation and start fixing init

modify TestDesign to be able to simulate phy with host <--> device loopback

move some logic outside of GTX

clean up (thanks to Sebastien)

integrate phy in test design and start fix syntax errors

instanciate device or host controller

manage clock domain crossing and data width conversion in gtx

create sata clock (sata_tx/2 for a 32 bits data path)

realign rxdata / rxcharisk directly in gtx

add device ctrl skeleton (we will use it for simulation with the host)

more ctrl skeleton

add ctrl skeleton

rearrange code and remove datapath for now

clean up and add K7SATAGTXReconfig skeleton (empty but we don't need it for now)

remove GTXE2_COMMON (we use in fact CPLL and not QPLL, GTXE2_COMMON was here in design just because of an old ISE bug)

(see http://www.xilinx.com/support/answers/45410.html for more information)

add data path from another design (need to be adapted to SATA specification)

add SATAGTX with RX/TX clocking and reset (no DRP for now)

add dict for fbdiv computation on GTXE2_COMMON

create k7satagtx.py and move GTXE2 primitive inside

create GTXE2_CHANNEL & GTXE2_COMMON class / add IO signals and parameters

fill GTXE2_COMMON constants parameters and signals for SATA / disconnect unused output ports

fill GTXE2_CHANNEL constants parameters and signals for SATA / disconnect unused output ports

k7sataphy: add GTXE2_COMMON instance skeleton

k7sataphy: add GTXE2_CHANNEL instance skeleton

init with repo with simple TestDesign