use raise_syntax_error for `IndentationError`s as well

add support for checking sprs and msr in unit tests

use a different default MSR value for unit tests since 0 isn't a very useful default

inorder.py: Typo fixes.

inorder.py: Added draft get_input/output_regs functions.

Passing trace (insn and Hazards()) to the fetch phase.
Decoder not yet using Hazard info.

power_insn: fix broken extra_idx

power_enums: fix incorrect naming

add P2M type - 1P 2P 2PM needed for new LD/ST-Indexed format

https://bugs.libre-soc.org/show_bug.cgi?id=1091
* rename shadd to sadd
* rename sm to SH
* update CSV files with instruction definition
* move shadd unit tests to separate class

add .py? gitignore

rename sm to SH for shift-and-add instructions
https://bugs.libre-soc.org/show_bug.cgi?id=1091
in fields.text machine-readable spec

note on FP Exception about DDFF VLi=0/1

test fcvttgo. with traps enabled

ISACaller: generate FP trap

test fcvttgo. with VE=1 too

fcvttg[s][o][.] needs EXTRA_UNINIT_REGS: RT

add support for adding extra uninit_regs from html comment

I chose an html comment since it's not part of the proposed pseudocode

like so:
* blah RT,RA
Pseudo-code:

<!-- EXTRA_UNINIT_REGS: RT -->
    if rand() then
        RT <- 42 + (RA)

add getopt for test and help to inorder.py

comment read_file explaining usage contract
convert read_file to yield
explain unit tests

yet another namespace hack now that @inject is on
ISACallerFnHelper_double2single

make style of consts.py consistent with standard python
practices (and those of this project) - remove underscores in front of
imports. the classes named _Const* however are *NOT* so altered because

make style of pysvp64dis.py consistent with standard python
practices (and those of this project) - remove underscores in front of
imports

make style of power_fields.py consistent with standard python
practices (and those of this project) - remove underscores in front of
imports

eurrrgh, hack in a namespace dict now that @inject() is
done on ISACallerFnHelper_{pyfnwriterpage}

add /pi to LD/ST, temporarily. lose dz/sz replace with zz to compensate
this is related to bug #1047 and #1083

big set of updates to LD/ST in line with new spec changes
https://bugs.libre-soc.org/show_bug.cgi?id=1083
LD/ST-imm and LD/ST-idx are now pretty similar

hack-add @inject() into pyfnwriter, also take the
opportunity to stop doing "import ISACallerFnHelper as something"
by doing a hack-substitute on the class name

explicitly update FPSCR from list of return results

whitespace - bug in autopep8 which is dreadful

code-comment spelling

FPSCR should never have been added to "bypass" the incoming
local parameter or its return result

must test fcvtfgs not fcvtfg for f32 test case

format code

add more bfp_* functions

fix bfp compare

fix typo

fix using python int instead of SelectableInt

fix fptrans unit tests' CR1 expected values since we calculate them from FPSCR now

add WIP fcvtfg unit tests

add WIP bfp_* function

fix: bfp_ROUND_TO_BFP64 takes 3 arguments

add more bfp_* functions

fix bfp_COMPARE_* when given denormal inputs

compute CR1 for non-compare fp Rc=1 instructions

support binary literals with embedded _ (e.g. 0b10_01)

fix fcvttg FPSCR.FR computation

the unit test previously assumed the rounding mode is truncate,
but when I switched it to allow dynamic rounding modes,
I forgot to no longer hard-code FPSCR.FR = 0

only retrieve stack frames we need -- ~2x speed up of test_caller_fmv_fcvt

parallelize fmv/fcvt unit tests

test fcvttgo. instead of fcvttg

fix CR0 output for fmvtg*/fcvttg*

add fmv*/fcvt* to sv_analysis.py

small whitespace cleanup

update the tables in power_svp64_rm.py
these get copied around a lot but hey this is better than mistakes

sorted SVP64RMModeDecode to properly match the new spec

test all fp -> int conversion modes

fix bug in fcvttg OpenPower and saturating conversion

add support for setting initial FPSCR in unit tests

add fp value to BFPState.__repr__

add more fp -> int bfp* functions

fix fp comparison

fix round nearest-even

rename js_toint -> toint in preparation for adding non-js fp->int tests

expand fcvttg js tests to also test conversion to u32/i64/u64

add bfp_CONVERT_FROM_UI32/64

rename js_toint32 -> js_toint in preparation for adding u32/i64/u64 tests

rephrase to avoid personal pronouns

duplicate overflow comment as requested by luke

https://libre-soc.org/irclog/%23libre-soc.2023-05-16.log.html#t2023-05-16T08:54:24

mention it is ok to duplicate code in inorder.py

add some copyright notices and development guidelines to inorder.py

fcvttg*: test FPSCR output

fix fcvttg* overflow/FPSCR computation

fix mis-computed exponent in bfp_CONVERT_FROM_BFP64

make mis-matched FPSCR errors much easier to read

fpscr: rename computed bits -> summary bits since that's what the spec uses

auto-compute FPSCR exception summary bits

replace self.insnlog.append with self.trace function
that is explicitly inactive if the (new) insnlog input is None
https://bugs.libre-soc.org/show_bug.cgi?id=1039

whoops no self.record, must be record argument

add hazard profiles, add read_file function for tracelog

skip reading ewsrc when SVMode is CROP

add "WRONG" sv.cmp in test_pysvp64dis.py

fix sv_analysis ldux, missing s/d:RA

sort out sv.cmp zz (and correct unit tests)

CROpFF3RM and CROpFF5RM were swapped round.
FF3 has the CR-bit
(and only zz - bit 6)
FF5 has only the inv-bit

found the location to cut/paste the disassembly extra from
https://bugs.libre-soc.org/show_bug.cgi?id=1084

RC1 does not exist in CROps, the selection of behaviour *called* RC1
is whether the CROp destination is a 3-bit CR *field* (RC1=0)
or if it is a 5-bit CR *bit* (RC1=1)

fix empty slot in EXTRA
move (swap) Mode[0] and Mode[1] in CROps,
ff y/n is now Mode[1], VLI is now Mode[0].
https://bugs.libre-soc.org/show_bug.cgi?id=1083

extraneous space

remove extraneous space

some empty slots now in RM and also source=dest in EXTRA

ld/st mismatch in power_insn.py and sv_analysis.py
some EXTRA slots run empty now due to source/dest being the same
register (s:RA;d:RA)

add sv.ffmadds test to test_pysvp64dis.py

in DCT/FFT 3-in 2-out set had to make RT same source-dest EXTRA
puzzlingly this frees up 2 bits but still cannot do EXTRA3 due to needing
1 bit for selecting RS=RT+MAXVL or RS=RC

move RG bit in CRops to Mode[2] from Mode[3] MSB0-numbering

got linked-list-pointer-chasing working
including with LD/ST-with-update
https://bugs.libre-soc.org/show_bug.cgi?id=1047

bug in power_insn.py where record.svp64 is None (??)

have to now add LD/ST-update instructions to list of explicit-allowed
(as .long) due to extension of RA/RT with EXTRAs, the test RA!=RT is not
a 5-bit test it is a 7-bit test

prevent duplicate EXTRA2/3 in power_insndb when assembling/disassembling
https://bugs.libre-soc.org/show_bug.cgi?id=1084

power_insn: filter out empty pcode lines

power_insn: fix verbose assembly extra info

attempting to get LD/ST-Update SVP64 EXTRA3 working, getting some
interesting behaviour in pysvp64dis
https://bugs.libre-soc.org/show_bug.cgi?id=1084