add SUBVL CSR set

add subvl to headers, comment out state-cfg

rename packed field to fail-on-first

start to update predicated Branch to latest spec

on branch, obtain the predicate inversion flag

get the predicate inv argument as well

c_lwsp fix-up to use src_pred, and pass width not xlen into READ_REG bitwidth

add element-offset mode on LD/ST when isvec=false on address

predication remapping added

add in predication remapping into src, dest and branch target

add predication remap option

comment out debug code not needed

change SV_REGCSR csrrwi to different meaning: 5-bit is num CSR entries to pop

however, it has to be limited to what will fit into the return result.
so stops at 4 non-zero entries on RV64 and 2 on RV32.

perhaps use notification of use of x0 to remove all items requested?
can do a complate stack-wipe with one csrrwi instruction, then

pass in arg to set_csr from csrrwi to indicate "immediate enabled"

modify csrrwi and csrrw back to original, change old val inside set_csr

csrrwi cut out extraneous get_csr

whoops missing brackets

alter set_csr to call get_csr, will make csrrw* easier

redo SV CSRs to use a stack-based mechanism

c_lwsp and c_swsp were not working correctly

needed to be in ADDRmode (dropping down to mmu_t::load_xxx not sv_mmu_t)
and also needed to stop using reg_spec.offset.  added an extra
argument to rvc_sp() which is "use_offset=true/false".

switching to use_offset=false for c_lwsp and c_swsp, and getting them
to both NOT be in the normal ADDRmode for LD/ST, we get an
increment on the registers from SP.

really should redirect the CSRs to not use SP, x28-x30 instead or
something, in the unit tests...

macro-ify rv_sr and rv_sl

remove extra rv_sl and rv_sr overload fns

whitespace

macro-ify 64-bit mulh fns

slightly different 64-bit rv_mulhu elwidth rules

realised that the bitwidth sign-extension needs to be FROM the
source bitwidth not TO the TARGET bitwidth

macro-ify 32-bit mulh group

mulh 32-bit elwidth

macroify rv_and, rv_or, rv_xor

got fed up with repeated code on s/u-ops, use macros

macro-ify gt, ge, eq and ne

bge and blt are signed ops

got fed up with repeated code, using macros

elwidth version of lt

elwidth version of lt

add mulhsu elwidth variant

very bad hack on xlen=32 to sign-extend out into top bits of 64-bit register

zero-extend mulhu result

add comment

annoyingly, have to modify rv_mulhu to take source reg width as basis

whoops, must use dest bitwidth on mulhsu

elwidth variant of rv_mulhu

mulh* redirect through rv_mul, to save on code

add mul elwidth redirection

add mul elwidth redirection

fix bitwidth issues for rv32 in mulh* and sra

fix fsgn elwidth

attempting to get rv32 mv working

fix length=0 in fsw and fsd

macro-ify rv op elwidth setup/teardown

elwidth rv_rem

unsigned version of div

add unsigned versions of rv_int_op_prepare and finish

add debug info on rv_sr

convert rv_sl to same extra bitwidth arg

convert rv_sl to same extra bitwidth arg

convert rv_sl to same extra bitwidth arg

pass in extra arg (bitwidth) into rv_sr

alter rv_sr to take bitwidth arg

elwidth-ify rv_sl and rv_sr

break int op down into prepare, do, and finish

add CSR_USVCFG set/get

correct bank and size, use in setting up CSR tables

move csr reg and predicate table unpack to separate function

add state and bank sv csr bitfields

debug shape remap

set isvec when predication enabled

raise exception if permutation set to reserved value

add comment on where reshape map is set up

add reshaping algorithm for elements

add stub "remap" of register offsets

add sv shape CSRs

add placeholder CSR uremap get

add remap CSR set

add reshape data structures and get_shape function

add remap and shape sv csrs

add debug on zeroing-predication c.mv

add state redirection for CSR get/set depending on processor mode

add twin src and dest flen instruction testing

WRITE_FREG and READ_FREG need different flen inputs.  start differentiating

expand register size to 128 long, add exceptions if bounds exceeded

also adding debug prints for tracking down obscure fmv bug

obscure fmv bug where fp reg size was not defined

increase regfile sizes to 128 entries

reduce fp ops down to op width

add instruction flen detection

WRITE_FRD convert 64-bit to elwidth

convert sv_proc_t::f128 to sv_freg_t type so it carries reg_spec_t state

override elwidth in sv_proc_t::f64

whoops nbytes in DO_WRITE_FREG has to be flen not xlen based

override elwidth in sv_proc_t::f64

add packed (non-default) elwidth support in DO_WRITE_FREG

READ_FREG reads fp16 from offset into reg array

add subdivisions

return correct register elwidth for get_fpreg

add 32-fp16 load/convert in WRITE_FRD

start modifying DO_WRITE_FREG to store elwidth-based fp

modify debug statement on WRITE_FRD to display hex of number

on scalar redirected reg, break hardware loop at first dest-store

on scalar operation, sign-extend / zero-extend to full reg width

down-convert floating-point 32-bit to fp 16-bit then return 16-bit uint

this to be used just before MMU store

add sv_proc_t f32 conversions when elwidth=16bit