cosmetic: define params before payload

etherbone_tb: add autocheck

code cleanup

move generic modules to generic/__init__.py

etherbone: cleanup

etherbone_tb OK (will need cleanup)

etherbone: wishbone reads seems OK in simulation

etherbone: wishbone writes seems OK in simulation

etherbone: code wishbone master

etherbone: record wip

etherbone: add record depacketizer/packetizer (wip)

etherbone: add etherbone_tb, able to probe etherbone endpoint

models: use .format everywhere

etherbone: cleanup model

etherbone: clean up ohwr dissector, Python model checked against it

etherbone: add model skeleton

etherbone: add dissector from ohwr.org

etherbone: wip

test_udp: test loopback on port 6000 (dw=8) and port 8000 (dw=32) OK on board!

targets/udp: create udp loopback on port 8000 with dw=32 (to test data_width converters)

phy: add hw_init_reset (useful when used without CPU)

create Port class and remove connect method of mac/ip/udp Ports

move more things to common files

generic: add crossbar and use it in mac/ip/udp

README: use migen fork for now

udp/crossbar: add possibility to get port with dw != 8 (16, 32, 64, ...)

use new Migen feature: payload_layout/param_layout

make packetizer/depacketizer more generic (remove width limitation)

doc: init

etherbone: add skeleton

README: update

icmp: replace fifo with packet buffer and reduce buffering

use PacketBuffer for udp loopback

mac: fix gap inserter/checker

ip: pipeline checksum to improve timings

improve RX timings (make valid synchronous)

add test_la.py

mac: add interpacket gap inserter/checker

test_udp: clean up

udp: add crossbar

code clean up

improve test_udp (add random data and check)

test udp with simple loopback, works fine...

icmp: able to ping board :)

platforms/kc705: add more clock constraints

add icmp_tb

add icmp model

add icmp (untested, will need fifo)

ip: add crossbar

reorganize core (to add crossbar to ip)

move more possible logic outside of fsms (to reduce ressource usage)

arp: manage the case when the target is unreacheable

arp: add live time for cached IP/MAC couple

code clean up due to hw tests

arp: add cached_valid signal, UDP tx works on hardware

test on hardware and first fixes

add convert_ip function

make.py: remove auto-clean

prepare LiteScope signals for debug

mac/core: fix condition of insertion for last_be/converter

add udpip target for hw tests (untested)

core: shorten names in header definitions

udpip_tb: loopback working with model! :)

udpip_tb: able to send valid UDP msg to model

add udpip_tb skeleton

udp: add skeleton

udp: add model

reorganize core files

ip: add checksum computation on ip rx (maybe not optimal on ressources)

ip: add checksum computation on ip tx (maybe not optimal on ressources)

ip: add checksum functions to model

ip: small clean up

clean up

ip: simplify user interface, basic sim OK for TX/RX

use ip model in ip_tb

add ip model skeleton

ip: able to request mac_address if not cached and send an empty ip frame

mac: add crossbar to simplify usage

ip: add skeleton

arp: little clean up

arp: request/reply with model OK

arp: rx and decoding OK

add arp_tb and fixes (able to send a valid ARP request to the model)

model: add real dumps and test models with it

arp: add skeleton

model: add arp skeleton

improve mac model (add header encoding/decoding)

simplify MAC dispatch (use onehot mode if Dispatcher)

create LiteEthIPStack skeleton

make packetizer/depacketizer generic and use it for all layers

mac: add packetizer/depacketizer (untested)

mac: use eth_phy_description inside mac

common: add mac/arp/ip/udp header descriptions

test: mac_wishbone_tb OK

mac: change default interface (core)

test: mac_core_tb OK

test: add mac simulation skeleton

setup.py: fix

test integration in MiSoC (fixes/cleanup)

test: add PHY model skeleton