Drop YoWASP, build Yosys and SymbiYosys from source

Fix dram_model path in .gitattributes

Fix clock input

In Micron's DDR3 model code, the clock is delayed and recreated as diff_ck from
ck and ck_n. The clock is reconstituted by updating diff_ck on every positive edge
of ck and ck_n. Having ck_n set as 0 would mean diff_ck being equal to a constant 1.

cke => clk_en in SoC testbench

Update cke => clk_en in test

Fix code styling

Fix code styling

Replace cke with clk_en

Fix CRG PLL parameters (fixing #23)

Rename from cke to clk_en

Make RefreshTimer fully synchronous (#24)

Add write transactions in the simulation testbench

Reduce amount of combinatorial statements to improve frequency (#24)

Fix formal support in FHDLTestCase

Remove Diamond install script

Add SourceHut badge

Add .gitattributes file

Remove Diamond install as it only comes with models if activated

Use CRG parameters that actually work on hardware

Update CRG with parameters that work IRL

Invert condition in runsimcrg.sh

Remove remainings from TRELLIS_IO

Check if YOSYS env var is set and use it as YOSYS executable

Use Yosys from YoWASP

Fix permissions for simulation script

Add simulation script into SourceHut builds

Exclude DDRDLLA from tree

Ensure dramsync runs at 100Mhz, sync2x at 200Mhz

Remove DDRDLLA

Add build script for SourceHut

Add tests in DFI Injector for odt and reset signals

Check for additional signals in phase injector at t=0

Add DFI injector test case

Update simulation gitignore

Update gram simulation documentation

Add cleaning pass

Fix autopep8 madness

Rework CRG simulation

Externalize CRG into its own file

Add devel doc

Add test for Refresher

Refactor generic_test execution

Use spaces for indentation

Add tests for core/refresher.py

Removing reset=0 attribute as it is already the default choice in nMigen

Use reset signal from dramsync instead of sync

Make RefreshPostponer more similar to LiteDRAM's

Fix RefreshPostponer output stuck to 1

Flatten specific parts of the designs

Add missing command issue strobe for ZQ calibration

Remove PyYAML dependency

Fix register addresses, add missing command_issue strobe

Set names to prevent CSR/DomainRenamer incompatibility

Add DDRDLLA patch

Fix merge

Rework indentation and add Wishbone tests

Add Wishbone interaction code

Add Wishbone interaction code

Fix Iverilog simulation

Generate ilang file

Build nMigen gateware in a specific folder

Remove LED code in CRG

Remove Minerva dependency

Applying #9044c10 changes in LiteDRAM (phy/ecp5ddrphy: use sys_rst instead of sys2x_rst as reset on primitives and do sys2x reset externally.)

Define simulation time as a parameter

Define PLL's PHASELOADREG input

Use -n option in vvp to enable CTRL+C

Fix PLL instanciation code for CRG simulation

Dump whole module

Fix DQSBUFM floating DYNDELAY

Set DRAM's CK_N to low

Fix autopep8 madness

Use BB instead of TRELLIS_IO

Fix CRG, revert to resetful sync domain

Set UART RX to 1'b1

Add -Wall to simulations

Add testbench for SoC simulation

Use FST instead of VCD

Exclude .fst files

Add DDRSoC simulation

Add gitignore for simulation folder

Fix PLL code

Add DRAM model

Fix typo

Add simulation code

Add README.md for gram tests

Add rddata_en, wrdata_mask tests

Add wrdata, wrdata_en tests to Phase Injector unit tests

Fix R/W permissions to the bare minimum

Set UART bridge SEL signals to 0xF

Add Wishbone read/write helpers

Use constants for CSR addresses

Add bank address test

Fix DFII testing, test address set

Add buggy test for DFII

Fix CSR issue in PhaseInjector (r_data used for reading host data)

Fix CSR issue in DFII (r_data used for reading host data)

Simply arbiter when there is only 1 request to arbitrate

Ensure we have at least one master

Only declare wants_zqcs signal if needed