litesata: remove unneeded clock constraint

soc: remove is_sim function

sdram: move lasmibus to core, rename crossbar to lasmixbar and move it to core, move dfi to phy

sdram: pass phy_settings to LASMIcon, MiniCON and init_sequence

sdram: revert use of scalar values for DFIInjector

lasmicon: better management of optional bandwidth module (automatically inserted by -Ot with_memtest True)

litesata/kc705: use FMC pin names

spiflash: style

README: 80 columns

make.py: use ternary getattr

sdram: disable by default bandwidth_measurement on lasmicon

README: add Pipistrello

update README

targets: fix mlabs_video FramebufferSoC

cpuif: add CSR_ prefix to CSR base addresses (avoid conflicts between CSR and mems bases)

sdram: only keep frontend logic and sdram core declaration in soc/sdram.py, move other logic to sdram/core

soc/sdram: be more generic in naming

sdram: create core dir and move lasmicon/minicon in it

sdram: rename self.phy_settings to self.settings (using phy.settings instead of phy.phy_settings seems cleaner)

sdram: reintroduce dat_ack change (it was a small issue on wishbone writes (sending data 1 clock cycle too late) that was not detected by memtest)

sdram: improve memtest by adding 2 different writes/reads
doing only a write and read is not enough: if we reloaded a fpga with write that is not working after functional fpga, it would not trigger an error.

sdram: for now revert dat_ack change (it seems there is an small issue, will have a closer look)

sdram/lasmicon: create a separate file for the crossbar and remove it from lasmibus

sdram: move dfii to phy

sdram: fix remaining data_valid in dma_lasmi

sdram: create test dir and move lasmicon/minicon tests to it

sdram: create frontend dir and move dma_lasmi/memtest/wishbone2lasmi to it

lasmi: simplify usage for the user (it's the job of the controller to manage write/read latencies on acks)

soc: add initial verilator sim support: ./make.py -t simple -p sim build-bitstream :)

flash/spi: make bitbang optional (enabled by default)

uart: use data instead of d on endpoint's layouts (coherency with others cores)

uart: add sim phy

liteXXX cores: use new uart and import FlipFlop/Counter/Timeout from Migen

uart: create phy directory and move phy logic to serial.py (will enable selecting uart phy, for example virtual uart with LiteEth or sim model for Verilator)

litesata: create example design derived from SoC

liteXXX cores: remove Identifier duplication

liteXXX cores: share same methodology for on-board tests

litesata: create specialized kc705 platform to avoid duplicating things already in mibuild

litescope: avoid uart code duplication

video: reintegrate dvisampler from mixxeo (DVI/HDMI interfaces are common in today's SoCs)

pipistrello: fix lpddr parameters, crg, flash, style

soc: fix register_rom

liteeth: create example design derived from SoC that can be used on all targets with Ethernet pins

liteXXX cores: remove setup.py and relative paths (we will install misolib of use PYTHON_PATH)

litescope: create example design derived from SoC that can be used on all targets

liteXXX cores: remove redefinition of get_csr_csv

liteXXX cores: update README and doc

soc: use self.cpu_reset_address as rom mem_map address and increase default bios size to 0xa000

test implementation on all targets and fix issues

move mxcrg to others (we should integrate it in mlabs_video.py and remove the verilog file in the future)

soc: move SDRAMSoC to a separate sdram.py file (ideally part of SDRAMSoC should move mem/sdram)

remane GenSoC to SoC (more coherent and we will add support for multiple SoCs with their own Wisbbone/CSR buses in the future)

liteusb: move files and modify import to misoclib.com.liteusb

merge liteusb

liteeth: fix example design generation and remove VivadoProgrammer from platfom. (TODO: remove others duplicates)

liteeth: fix example design generation and remove VivadoProgrammer from platfom. (TODO: remove others duplicates)

litesata: move file and modify import to misoclib.mem.litesata

merge litesata

litescope: create example_designs directory

litescope: move files and modify import to misoclib.tools.litescope

merge litescope

misoclib/com: add spi (only SPIMaster for now)

misoclib: better organization (create cores categories: cpu, mem, com, ...)

gensoc: parameter check is now more restrictive, add additional info to help user

test minicon with de0nano (OK) and fix missing self in gensoc

gensoc: move I/O for rom initialization to make.py

targets: add de0nano (100MHz, integrated bios and SDRAM)

make.py fix indent

bios: we can now use -Ot with_rom True on targets to force bios implementation in integrated rom (can speed up debug we don't want to reflash SPI or NOR flash)

targets: fix MiniSoC

sdram: import dfi, lasmibus, wishbone2lasmi from Migen in sdram/bus dir
We will maybe move things, but at least it's in MiSoC now

gensoc: make it more generic (a SoC does not necessarily have a CPU)

reserve csr_map 0-->16 for gensoc internal csrs

use cachesize reported in wishbone2lasmi

create cpu dir and move lm32/mor1kx in it

move memtest to sdram

replace self._r_register by self._register in all CSR declaration

make.py: avoid some actions in make all (do not flash if load-bitstream is specified or if bios is in blockram)

gensoc: add check_cpu_memory_region and check_csr_region to detect csr and mem regions conflicts

liteeth: move doc

add pipistrello target

gensoc: missing self.

Merge branch 'master' of https://github.com/m-labs/misoc

target/kc705: allow access to pll_sys signal before BUFG

gensoc: cpus now directly add their verilog sources

gensoc: add mem_map and mem_decoder to avoid duplications

gensoc: get platform_id from platform

targets/simple: make it generic (no default_platform, use platform's default_clk_name/default_clk_period)

liteeth: fix example_designs generation

liteeth: fix import (from liteeth --> from misoclib.liteeth)

move files to liteeeth and create example_designs directory

remove litex submodule

merge liteeth

move files for misoc integration

phy/sim: generate sop/eop

remove upload optimization (we will use wishbone later for performance)

add sim phy

add read grouping to etherbone, we now have interesting upload speeds... :)

test: add make.py to replace static config.py file

prepare reads grouping to speed up upload