add very quick float convert to SelectableInt

add import of DOUBLE/SINGLE to pywriter

add SINGLE function to helpers, for FP Store

add first pass at DOUBLE helper function for FP ISACaller simulation

add zero-variant (RA|0) in fpload pseudocode, cleaner, clearer

add fpstore.mdwn

add fpload.mdwn for FP simulation

add setting of MSR "PR" bit for when running MMU test

extra checks on ldst exception unit test

fix MemException, return correct address in DAR

testing load misaligned

test_maxint, add zero onto 0xffffffffffffff

add first LD/ST exceptions test case for ISACaller

save SVSRR0 in trap, if SVP64 mode enabled

create new call_trap function in ISACaller

add catch of MemException in ISACaller to raise unaligned exception 0x600
DAR is set as the address raised from the exception

include Error keyword in message

allow unaligned access exception to be raised in ISACaller mem simulator

add ld/st misalignment test case

add relevant pred source/dest mask bits and create appropriate zeroing
signal for predicate source/dest

add first SVP64 predicate dest-zeroing unit test

remove non-predicated svp64 ISACaller tests

improve format of docstrings for ISACaller SVP64 tests

reformat SVP64 docstrings to vaguely resemble something useful in sphinx-doc

sphinx docstring highlight of SVP64 listings

move logical SVP64 test cases to separate file/directory

whoops error in docstring

tidy up svp64 cases to make it better suited to documentation
https://bugs.libre-soc.org/show_bug.cgi?id=639

update about Copyright law when it comes to facts

add symlink to license

add saturate SVP64 RM mode decode

split PowerDecodeSubset do_copy into do_copy and do_get

explicitly copy SV RM decoded fields in PowerDecodeSubset

move SVP64 RM mode decoder into PowerDecodeSubset
this allows individual (satellite) decoders to get SVP64 characteristics
such as predication zeroing, saturation and other modes

remove another verbose debug print

add sv_input_record_layout to match SVP64RMModeDecode

whoops must include SVSTATE in STATE regfile regspec read/write map

IssuerDecode2ToOperand needs svstate (matching msr and cia)

add more ALUHelper routines for fast3

add ALUHelpers check_fast_spr3 for SVSRR0 checking

add SVSRR0 to OP_RFID and OP_TRAP reg read/write

add fast3 to PowerDecoder and regspec map
needed for SVSRR0

add SVSRR0 spr_to_fast lookup

copy over svstate from core state in PowerDecoder2
add SVSRR0 to FastRegsEnum

comment out a bit more of the insanely high debug info

rename PowerDecoder2 exc field to ldst_exc

move "happened" field to end of LDSTException

disable some of the extreme verbose debug printing

add astor to setup.py dependencies

change dependency name to libresoc-nmutil

clean up MMU ROM test case

add single regression test for bc_ctr in branch cases

fix executable names

add additional unit tests

add cross-reference to gem5 power tests

Add a reentrant CR predication test case

Add test case for reentrant CR predication in ISACAller

This is derived from the intpred reentrant test.
It uses the new facility for easily setting individual CR bits.

Move creation of CR fields to its own class

This will ease setting and checking CR fields from test cases.
The old attribute names were kept as aliases, so it shouldn't have any
impact.

Improve debug information on mtcrf test case

Match CR size on ISACaller mtcrf test case

The underlying register for CR seems to be 64 bits for some reason. See:
https://git.libre-soc.org/?p=openpower-isa.git;a=blob;f=src/openpower/decoder/isa/caller.py;h=2f9dfa8746625f74fccaf9cd8a86f5503837009d;hb=HEAD#l495

add missing __init__.py to get sphinxdoc working

correct heading

correct errors for sphinx doc build

add sphinx doc config

add ply and pygdbmi dependencies

update version 0.0.1

update news

update README

add logical test cases

add TRAP test cases

add spr tests

add branch test cases

add LDST test cases

add mul test cases

add div test cases

add mmu test

add CR test cases

update install comments

update README

update README

update README

choose alternative name of pypi package

add ShiftRotTestCases

add a MASK32 function which offsets by 32 on the inputs
also fix ROTL32 so it selects value from its input

use MASK32 function in fixedshift

whoops missed comma in setup.py console_scripts

move mask_extend function to utils

move ALUHelpers to openpower-isa

use spr_to_fast from this repo

add util.py

rename soc use openpower consts regfile enums

move Regfile enums here

move Regfile enums here

make svanalysis a python console script

sort out sv_analysys.py moving to openpower-isa

remove unneeded imports in sim test cases

whoops, now using SPRfull

more migration to openpower-isa

comments on soc imports

resolving imports changing over