Merge branch 'master' of ssh://git.libre-riscv.org:922/libreriscv

swap RC and RA in divrem2du
(oh and do some whitespace, not supposed to combine these, whoops)

add commands needed to compile microwatt-verilator

add paragraph about firmware address

add SVP64 assembler version of big-shift

add divrem2du instruction

whoops should be in openpower-isa (as an overlay)

fix UB

clean up code

format code

split out bigdiv as separate function

whitespace

big leftshift split out

split out bigshift

start splitting out bigops

switch to using divrem_64_by_32 which follows semantics of proposed 128x64->64 div op

fix UB caused by lkcl in 1afca349cc91beebe7fd04260e0f9e9dbf85eb06

format code

https://bugs.libre-soc.org/show_bug.cgi?id=817#c31
use 2-step 64/32 divides (experiment)

use shift-and-or rather than mul-and-add in
construction of 64-bit from 2x32-bit

remove soc builder

remove minerva example

use div/rem rather than re-calculate modulo from multiply

move bigadd out into separate function, use it

create bigsub and bigmul and bigmulsub

morphing divmnu64.c into big* functions then attempt goldschmidt

format code

fix link

clarify estimate through explicit variable containing
top two digits

check for expected divmnu failures

convert divmnu64.c tests to be easier to understand

convert mulmnu.c tests to be easier to understand

add sv.madded sv.subfe to divmnu64.c

fix bug

add another mul case to reveal bug

format with clang-format-13

add stuff for clang-format