tools/litex_sim: use l2_reverse flag

wishbone/Cache: add reverse parameter

soc_sdram: add l2_reverse parameter

Merge pull request #370 from Disasm/fixes

Small fixes

Fix argument descriptions

Pass --csr-json to the Builder

soc_core: add UART bridge support (simplify having to do it externally)

build/altera/quartus: fix fmt_r typo

cpu/minerva: update (use new nMigen API)

inteconnect/stream: use PipeValid implementation for Buffer

inteconnect/stream: cleanup

Merge pull request #366 from gsomlo/gls-csr-followup

software, integration/export: (re-)expose CSR subregister accessors

software, integration/export: (re-)expose CSR subregister accessors

Expose a pair of `csr_[read|write]_simple()` subregister accessors, and
restore the way dedicated accessors are generated in "generated/csr.h"
to use hard-coded combinations of shifts and subregister accessor calls.

This restores downstream ability to override CSR handling at the
subregister accessor level.

Signed-off-by: Gabriel Somlo <gsomlo@gmail.com>

interconnect/stream: add PipeValid and PipeWait to cut timing paths.

build/xilinx/vivado: improve readability of generated tcl/xdc files

integration/soc_core: revert integrate_sram_size default value (cause issues when using External SPRAM).

When using SoCCore, integrated SRAM can be disabled with integrated_sram_size=0 if not wanted.

Merge pull request #363 from antmicro/litex-sim-ddr4

tools/litex_sim: add ddr4 PhySettings

tools/litex_sim: add ddr4 PhySettings

tools/litex_sim: add --sdram-init parameter

software/bios: revert M-Labs MiSoC copyright.

README: update copyright year and make sure LICENSE/README both mention MiSoC

platforms/netv2: add pcie pins

Merge pull request #359 from gregdavill/bios_ddr3_ecp5

soc/software/bios/sdram: On ECP5 strobe dly_sel after read leveling

soc/software/bios/sdram: ECP5 move strobe dly_sel

soc/software/bios/sdram: On ECP5 strobe dly_sel after read leveling

tools/litex_sim: update copyrights and cosmetic changes

Merge pull request #358 from antmicro/litex_sim_ddr

tools/litex_sim: add support for other sdram types

tools/litex_sim: add support for other sdram types (DDR, LPDDR, DDR2, DDR3)

Right now litex_sim supports only SDR memories because it uses hardcoded
PhySettings. With this change PhySettings will be generated based on
selected sdram type which will allow us to use all the different types
of sdram chips in simulation.

cores/clock/create_clkout: rename clk_ce to ce, improve error reporting

Merge pull request #357 from betrusted-io/add_clk_ce

Add clk ce

add BUFIO to clockgen buffer options

add option for BUFGCE to the clock generator buffer types

tools/litex_sim: review/cleanup sdram-module/sdram-data-width features.

Merge pull request #354 from antmicro/litex_sim_ddr

tools/litex_sim: specify dram chip and data width via commandline

tools/litex_sim: specify dram chip and data width via commandline

litex_sim used a single predefined DRAM chip, with this it is now
possible to specify which one to use with --sdram-module and also
its data bus width can be set using --sdram-data-width

Merge pull request #351 from antmicro/fix_sram_size_argument

Fix sram size argument

soc_core: rename integrated_sram_size argument

To keep a consistent naming scheme across all arguments.

soc_core: fix integrated_sram_size argument type

Right now it's kept as a string and crashes
when trying to do math operations on it.

build/xilinx/vivado: add pre_placement/pre_routing commands

cores/icap: add add_timing_constraints method

cores/dna: cleanup and add add_timing_constraints method

tools/litex_sim: cleanup/simplify

build/sim: add -Wl,--no-as-needed to LDFLAGS for Ubuntu 16.04 support (thanks kamejoko80)

targets: use mem_region.origin instead of mem_map definition (prepare for automatic mem_region allocation)

soc_core: add new alloc_mem/add_mem_region to allow automatic allocation of memory regions

With add_memory_region, user needs to provide the memory origin, which should not be needed since
could be retrieved from mem_map and prevent automatic allocation which is already possible for csr
and interrupts.

New add_mem_region method now allows both: defining the memory origin in mem_map (which will then
be used) or let the SoC builder automatically find and allocate a memory region.

cores/clock/xadc: ease DRP timings

Hard IP blocks are fixed in location, so long/deep combinational paths routing to multiple hard IP blocks can lead to timing closure problems.

XADC and MMCM DRPs currently have their DEN pins triggered by the ".re" output of a CSR. This is asynchronously derived from a fairly complicated set of logic that involves a logic path that goes all the way back through the cache and arbitration mechanisms of the wishbone bus. On more complex designs, this is leading to a failure of timing closure for these paths, because the hard IP blocks can be located in disparate portions of the chip which "pulls" the logic cluster in opposite directions in an attempt to absorb the routing delays to these IP blocks, leading to non-optimal placement for everything else and thus timing closure problems.

This pull request proposes that we add a pipeline delay on these critical paths. This delays the commit of the data to the DRP by one cycle, but greatly relieves timing because the pipeline register can be placed close to the cluster of logic that computes addresses, caching, and arbitration, allowing for the routing slack to the hard IP blocks to be absorbed by the path between the pipe register and the hard IP block.

In general, this shouldn't be a problem because the algorithm to program the DRP is to hit the write or read CSR, and then poll the drdy bit until it is asserted (so the process is already pretty slow). The MMCM in particular should have almost no impact, because MMCM updates are infrequent and the subsequent lock time of the MMCM is pretty long. The XADC is potentially more problematic because it can produce data at up to 1MSPS; but if sysclk is around 100MHz, adding 10ns to the read latency is relatively small compared to the theoretical maximum data rate of one every 1,000ns.

Note that the xadc patch requires introducing a bit of logic into the non-DRP path. This is because without explicitly putting an "if" statement around the logic, you fall back to the non-blocking semantics of the verilog operator, which ultimately leads to a pretty hefty combinational path. By having a default "if" that should get optimized out when DRP is not enabled, when the DRP path /is/ enabled the synthesizer knows it can safely push the async signal into a simple mux as opposed to worrying about enforcing the non-blocking operator semantics to get the desired result.

test/test_targets: limit max_sdram_size to 1GB

targets/nexys4ddr: fix typo

SoCSDRAM: set default max_sdram_size to 1GB (maximum we can map with current mem_map)

targets/kcu105: remove main_ram_size_limit

SoCSDRAM: rename main_ram_size_limit to max_sdram_size and make it a parameter of SoCSDRAM, expose SoCSDRAM parameters to user

build/lattice: add add_false_path_constraint method for API compatibility but false paths are not yet used/translated to .lpf file

soc/cores/uart: set rx_fifo_rx_we to True on UARTCrossover

soc/cores/uart: add rx_fifo_rx_we parameter to pulse rx_fifo.source.ready on rxtx register read.

When UARTCrossover is used over Etherbone, acking data directly with the read avoid the write/read round-trip
and speed up communication a lot (>10x).

cpu/vexriscv: use 32-bit signal for externalResetVector

targets/arty/genesys2: fix EthernetSoC/EtherboneSoC selection

targets/genesys2: add EtherboneSoC

platforms/de0nano: specify gpio for serial

targets: cleanup EthernetSoC

soc/interconnect/packet/Depacketizer: use both sink.valid and sink.ready to update sink_d, fix Etherbone regression on Arty.

targets/arty: add EtherboneSoC

targets/kcu105: update

test/test_targets: update

SoCCore: set default integrated_rom/ram_size to 0. For targets, defaults values are provided by soc_core_args.

SoCCore: use hex for integrated_rom/sram_size

Merge pull request #339 from gsomlo/gls-csr-cleanup

CSR Improvements and Cleanup

tools/litex_sim: use default integrated_rom_size

cores/uart/UARTInterface: remove connect method

soc_core: fix uart stub

bios/sdram: switch to updated CSR accessors, and misc. cleanup

Revert to treating SDRAM_DFII_PIX_[RD|WR]DATA CSRs as arrays
of bytes, but use the new uintX_t array accessors for improved
legibility, and to avoid unnecessary byteswapping.

Signed-off-by: Gabriel Somlo <gsomlo@gmail.com>

software, integration/export: rename and reimplement CSR accessors

Implement CSR accessors for all standard integer types and
combinations of subregister alignments (32 or 64 bit) and
sizes (i.e., csr_data_width 8, 16, or 32).

Rename accessors to better reflect the size of the register
being accessed, and correspondingly update the generation
of "csr.h" in "export.py".

Additionally, provide read/write accessors that superimpose arrays
of standard unsigned C types over a CSR register (which may itself
be spread across multiple subregisters).

Signed-off-by: Gabriel Somlo <gsomlo@gmail.com>

cpu/vexriscv: revert mem_map_linux/main_ram

SoCCore: set integrated rom/sram size default values in soc_core_args and use it in targets

cpu/vexriscv/mem_map_linux: update main_ram to 0x40000000

targets/genesys2: update self.register_sdram

soc_sdram: add l2_data_width parameter to set minimal l2_data_width to improve DRAM accesses efficiency.

cores/uart: add UARTCrossover

cores/uart/UART: add stream interface (phy=None), add connect method and use this for UART Stub/Crossover.

A bridged/crossover UART can now just be created by:
- passing uart_name="stream" to SoCCore/SoCSDRAM.
- adding a crossover UART core to the design:

# UART Crossover (over Wishbone Bridge
from litex.soc.cores.uart import UART
self.submodules.uart_xover = UART(tx_fifo_depth=2, rx_fifo_depth=2)
self.add_csr("uart_xover")
self.comb += self.uart.connect(self.uart_xover)

gen/fhdl/verilog: fix signed init values

Merge pull request #338 from DurandA/master

Add optional 'ignore-loops' flag to nextpnr

cores/uart: rename BridgedUART to UARTEmulator and rework/simplify it. Also integrated it in SoCCore with uart_name="emulator"

Merge pull request #340 from xobs/bridged-uart

uart: add BridgedUart

uart: add BridgedUart

This version of the UART adds a second, compatible UART after
the first.  This maintians software compatibility, and allows a
program running on the other side of the litex bridge to act as
a terminal emulator by manually reading and writing the second
UART.

Signed-off-by: Sean Cross <sean@xobs.io>

Add optional 'ignore-loops' flag to nextpnr

bios/sdram: add memspeed

wishbone/Cache: avoid REFILL_WRTAG state to improve speed.

soc/cores/cpu: add riscv64-linux toolchain support for risc-v cpus.

Toolchain can be downloaded from https://toolchains.bootlin.com/

targets: sync with litex-boards

build/altera/quartus: allow multiple call of add_period_constraint if constraint is similar.

Similar to the changes already applied to Xilinx backend.

Merge pull request #337 from gregdavill/spi-flash

soc/cores/spi_flash: Don't tristate DQ2/DQ3 when bitbanging

soc/cores/spi_flash: Don't tristate DQ2/DQ3 when bitbanging

platforms/minispartan6: rename sd to sdcard and regroup data lines

platforms/nexys4ddr: add sdcard pins

build/lattice/trellis: use a single fonction to parse device

Merge pull request #336 from kbeckmann/trellis-speed

trellis: Pass speed argument to nextpnr

trellis: Pass speed grade argument to nextpnr

Merge pull request #331 from betrusted-io/xadc_mods

WIP: add support for DRP on XADC

soc/cores/xadc: define analog_layout and simplify analog_pads connections

bring back analog_pads specifier, remove reset conditions on VP

For the "P" side of the analog channels, actually, connecting
a digital line to them has "no meaning". The docs say that
either you connect an analog pin to a pad, or vivado "ties it off
appropriately". I wish it were the case that tying a pin to 0 or 1
would actually connect it to a power or ground, because it means
that even in unipolar mode you have to burn two pins to break out
the signal of interest *and* the ground reference analog pad
(I thought I could just connect it to "0" and the pin would be
grounded, but that doesn't happen -- it's just ignored if it's
not wired to a pad).

For the pad specifier, is it OK to leave it with an optional
argument of analog_pads=None? I tried assigning to the
self.analog property after instantiation, but this doesn't
seem to work, the default values are preferred. It looks like
if you don't want to do the analog_pads= optional argument
the other way to do it would be to add code on the instiating
module that tampers with the properties of the instance directly,
but I think that's sort of ugly.

Also, I noticed you stripped out the layout specifier for
the analog_pads. I thought it would be nice to provide that
in the file, so the caller doesn't have to infer what the
pad layout is by reading the code...what's the motivation for
removing that?

cpu/minerva: fix variant syntax warning