tb/asmicon: global test bench

tb/asmicon: bankmachine test bench

tb/asmicon/bankmachine: test buffer and NACK

tb/asmicon/bankmachine: selector test bench

asmicon/bankmachine: fixes

tb: remove obsolete norflash test bench

tb/asmicon: refresher test

asmicon/refresher: fix refresh sequence done signal

tools: new flterm

asmicon: multiplexer (untested)

asmicon: move slot time to timing settings

asmicon: bank machine (untested)

asmicon: refresher (untested)

norflash: use new timeline API

asmicon: skeleton

ddrphy: working on hardware, simulation a bit messed up

ddrphy: request wrdata_en/rddata_en at the same time as the command

ddrphy: reads OK, write data coming out 1/2 cycle too late

ddrphy: partly working

dfii: set data mask

dfii: new design

s6ddrphy: read path OK in simulation

s6ddrphy: write path OK in simulation

s6ddrphy: generate DQ/DQS/DM OE

s6ddrphy: DQ/DQS/DM SERDES

s6ddrphy: clock, address and command

Prepare for new DDR PHY

bios: fix function prototypes

Send SDRAM initialization sequence and answer PHY read/write requests. Obstinately refuses to work, unfortunately.

DFI injector (untested)

bios: DDR initialization skeleton

bios: add flash target using m1nor

Add build Makefile and JTAG load script

Map DDR PHY controls in CSR

Connect DDR PHY

Doesn't do much for the moment, just to check synthesis/P&R.

s6ddrphy: use single-ended DQS

clkfx: remove

m1crg: make clock feedback pin bidirectional

lm32: compatibility with the new instance API

Generate all clocks for the DDR PHY

Use new bus API

s6ddrphy: prepare quilt

README

Use double quotes for all strings

Include Wishbone to ASMI bridge

tools: use install and /usr/local (as suggested by David Kuehling)

tools: remove bin2hex

libbase: blocking UART write if IRQs are enabled

software: shell from original BIOS

software: UART RX demo

uart: RX support

software: enable -Wmissing-prototypes

software: use the Clang/LLVM compiler

software: fix size_t and ptrdiff_t

software: remove unnecessary IRQ acks

LM32: make IP read-only and interrupt lines level-sensitive

software: interrupt driven UART working

sram: fix sub-word write

software: use new UART

top: connect UART IRQ

UART: use new bank API and event manager

BIOS: hello world

Update gitignore

Memory map

Add tools

flash: remove splash screens

software: dependencies the Werner way

Copy some software code from the original Milkymist SoC.
Libbase should keep its RAM usage to a minimum as it is meant to
be executed before the SDRAM is up and running. (Having lots of
code is OK though as we XIP from the flash)

sram: fix WE signal

Remove explicit bus names

Add on-chip SRAM

Use meaningful class names

Use new verilog.convert API

Wishbone: omit fixed LSBs

convtools -> tools

Convert -> convert

Use new syntax

uart: new design using FHDL and bank (TX only, incomplete)

32-device, 8-bit CSR bus

norflash tb: use get_fragment

Multiply system clock

clkfx module

Proper reset generation

Support the new FHDL syntax

Pay a bit more attention to PEP8

Initial import