replace use of __dict__ with dir()/xdir()

flow: add AbstractActor busy signals

Better record layout parameterization mechanism

Revert "genlib/record: support passing params in same object"

This reverts commit 018afe57ef52b8040934319cac848437a2ba0163.

Revert "genlib/fifo: support RecordP"

This reverts commit c0d2b5a78947814eeb9476fe7ca4c1e3d27e02f4.

genlib/fifo: support RecordP

genlib/record: support passing params in same object

genlib/fsm: add entering/ongoing/leaving methods

actorlib/fifo: do not duplicate safe write logic

actorlib/spi/DMAController: use EventSourceProcess

actorlib/spi: add optional irq generation on DMAController

actorlib/fifo: rewrite

* use classes for less code duplication
* the idea of decorator is to avoid passing common parameters (e.g. clock domain names) in module constructors, so remove those parameters
* style

examples/basic/namer: cleanup

actorlib: add fifo

bus/wb2lasmi: use existing interface to determine WB width to be consistent with other modules

wishbone/SRAM: fix non-32-bit bus

wishbone2lasmi: configurable data width

wishbone : add DownConverter

wishbone2lasmi : add support for 32 bits lasmim data width

genlib/misc: improve genericity of split/displacer/chooser

add ternary operator sel ? a : b

add += operator to fragment

fhdl: improve naming of related signals

fhdl/namer: detect leaf nodes better

fhdl: move insert_resets to tools

fhdl: support for naming related signals

namer: add HUID suffix step

namer: split by numbers

treeviz: support multiline labels

treeviz: improve layout of unbalanced trees

fhdl/namer: new namer with explicit tree

add tree visualizer

fhdl/edif: adjust for use with mibuild

fhdl/edif: add support for inout signals

bank/csrgen: add get_offset function to pre-calculate register addresses

bank/description/AutoCSR: prefix csr/mem only once

setup.py: change license to BSD

fhdl: add EDIF back-end

csr: new data width API

bus/wishbone: configurable data width

genlib/record: support abstract signal width

pytholite/io: len -> flen

pythloite/ExprCompiler: attempt compile-time evaluation first

bus/csr/Initiator: correct read latency

actorlib/spi: remove unused function

fix synthesis translate on/off switch

fhdl: RenameClockDomains decorator

fhdl/specials/Instance: fix item sorting

genlib/roundrobin: fix n==1 case (correctly)

genlib/roundrobin.py: fix n==1 case

fhdl: compact Instance syntax

fhdl: do not export Fragment

examples/two_dividers: demonstrate InsertCE and InsertReset decorators

fhdl: introduce module decorators

genlib: remove direct uses of Fragment

examples: remove direct uses of Fragment

doc/dataflow: update to new API

doc: ASMI -> LASMI

doc/fhdl: document Module API

doc/bus/CSR: add automatic CSR name info

wishbone.py: add Crossbar (concurrent/parallel/many-to-many interconnect)

fsm.py: set reset_state

doc/bus: update

fhdl/tools: do not export resort_statements

Revert "fhdl/tools/group_by_target: remove resort_statements"

This reverts commit 939f01cee2ebec6df738652412b1048b958bf09f.

genlib/fifo/AsyncFIFO: fix data corruption bug

fhdl/tools/group_by_target: remove resort_statements

fhdl/tools: BUGFIX: fix group_by_target grouping

group_by_target does not properly combine target groups if statements
are presented in the order:

 ({A}, statement1)
 ({B}, statement2)
 ({A, B}, statement3)

which returns groups:

 ({A, B}, [statement1, statement3])
 ({B}, [statement2])

This patch fixes group_by_target such that the resulting group is:

 ({A, B}, [statement1, statement2, statement3])

Remove ASMI

fhdl/tools: clock domain merging for clock renaming

lasmibus: fix master locking

genlib/fifo: add test bench

actorlib/spi/DMAController: export length/storage/trigger

actorlib/spi/SingleGenerator: export CSRs

flow/actor/PipelinedActor: clean up

actorlib/spi/DMAWriteController: len -> flen

dfi: split phase description

examples/sim/abstract_transactions_lasmi: check data

bus/lasmibus: add separate req/data ack to target and initiator

dma_lasmi/Writer: fix default FIFO depth

dma_lasmi/Reader: handle ack=1 when stb=0

lasmibus/crossbar: simplify master ack generation

pytholite: fix kwargs handling

examples/pytholite/basic: demonstrate generator arguments

pytholite: support generator arguments

fhdl: mark variable as deprecated

examples/complex: do not use variable

fhdl/verilog: lower complex slices before reset insertion

fhdl/tools: separate complex slice lowerer from basic lowerer

genlib/misc: remove bitreverse

support re-slicing and non-unit step size

* support slicing of Slice/Cat/Replicate through lowering
* support non-unit step size slices through unpacking and Cat()

coding.py: rewrite If() to make verilog more readable

pytholite: use eval instead of literal_eval

genlib/coding.py: binary vs. one-hot, priority coding

genlib/cordic: cleanup

fhdl/verilog: fix signedness rules for comparison

migen/genlib/cordic.py: generic cordic

* rotating or vectoring cordic modes
* circular, linear, or hyperbolic functions
* combinatorial, pipelined or iterative evaluation
* arbitrary width, stages and guard bits
* two or four quadrant mode for circular/rotate

FSM: new API

fhdl/verilog: improve error reporting

lasmi: separate request and data ack to support bankmachine FIFOs (buggy/incomplete)