Log DRAM commands

Put proc_rmdead after proc_mux

Name each BankMachine instance to improve VCD output

Fix CRG parameters

Fix DQS_N errors

Add more read transactions, add checks,  ASAP

Remove event in ECP5DDRPHY

Remove comment

Use assertions in simsoc testbench

Add logging and delays to the simulation to make it run better at faster speeds

Tweak yosys script

Backport modifications from example's CRG

Write logic equivalences in a clearer way

Make Micron model read the mem_init.txt file

Make gram simulations faster

Add initial memory content

Add early code for RAM calibration

Expose DFII functions to other objects

Increase UART bridge speed in simulation, decrease simulation time

Log RAM signals

Fix code styling

Remove arbiter from headless-ecpix5 example

Use random values for memtest

Per bytes error highlighting

Make _AddressSlicer an elaboratable

Update amount of tests

Remove unnecessary arbiter

Fix timings in libgram

Reduce POR duration

Fix gearing and UART speed

Add additional opt+clean and print stats

Make full use of the native port

Fix gearing

Fix FakePHY bank emulation

Remove UnusedElaboratable warning

Fix memtest tests (missing parenthesis)

Add more memory tests

Remove unused files

Put every gram component in the dramsync clock domain

Use clock freq from platform

Use R02 platform file

Externalize CRG

Fix DDR3 module parameter

Fix code styling

Add a name to timing_checker submodule

Rework headless client interface

Improve simulation output: add names to submodules

Don't test for tREFI=1 in RefreshTimer

Add more R/W operations in test_soc

Add script for launching unit tests with fail fast enabled

Remove GTKW files

Fix formal checks for RefreshTimer

Fix tests for _AntiStarvation

Fix code styling

Rename VCD file output

Rename tests, add interleaved read/write test

Implement a memory in the bank simulator, check for R/W operations functionnality

Fix timings in simulation to prevent tDLLK errors

Add POR start/end logging in simsoc testbench

Make power-on delay signal synchronous

Fix formatting in headless example

Add test for SoC readout

Disable Assert statements until they are natively supported in nMigen

Comment buggy assertions

Add imports for Assert & Assume in FakePHY

Fix counter reset condition bug

Fix syntax in FakePHY assertions

Use assertions as a temporary replacement for Display statements

Remove unused BitFlip

Update build script to include software version

Add temporary code for SoC tests with FakePHY

Port FakePHY to nMigen

Match ECPIX-5 DRAM parameters in Micron's model

Import fake PHY from LiteDRAM (non functionnal ATM)

Fix styling

Add test case for AntiStarvation

Fix bugs in _AntiStarvation

Update memtest code

Remove useless variables in _Steerer, ensure command array has 4 elements

Make an Elaboratable out of the anti_starvation function

Add links to various docs that have been helpful

Drop YoWASP, build Yosys and SymbiYosys from source

Fix dram_model path in .gitattributes

Fix clock input

In Micron's DDR3 model code, the clock is delayed and recreated as diff_ck from
ck and ck_n. The clock is reconstituted by updating diff_ck on every positive edge
of ck and ck_n. Having ck_n set as 0 would mean diff_ck being equal to a constant 1.

cke => clk_en in SoC testbench

Update cke => clk_en in test

Fix code styling

Fix code styling

Replace cke with clk_en

Fix CRG PLL parameters (fixing #23)

Rename from cke to clk_en

Make RefreshTimer fully synchronous (#24)

Add write transactions in the simulation testbench

Reduce amount of combinatorial statements to improve frequency (#24)

Fix formal support in FHDLTestCase

Remove Diamond install script

Add SourceHut badge

Add .gitattributes file

Remove Diamond install as it only comes with models if activated

Use CRG parameters that actually work on hardware