Merge remote-tracking branch 'origin/master' into xaig

Uncomment out more tests

abc9 -- multiple connections for inouts

write_xaiger to behave for undriven/unused inouts

parse_xaiger() to really pass single and multi-bit inout tests

Add IdString::ends_with()

Enable two inout tests

parse_xaiger() to cope with multi bit inouts

techlibs/greenpak4/cells_map.v: Harmonize whitespace within lut module

Clean up some whitepsace outliers

abc9 cleanup

parse_xaiger() to untransform $inout.out output ports

write_xaiger duplicate inout port into out port with $inout.out suffix

read_aiger to accept empty string for clk_name, passable only if no latches

abc9 not to clean after aigmap

Cleanup abc9 code

Add broken testcases

abc9 to call "clean" once at the end of all abc9_module() calls

Minor changes ontop of 71bcc4c: Remove hierarchy warning that is redundant to -check

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge pull request #812 from ucb-bar/arrayhierarchyfixes

Define basic_cell_type() function and use it to derive the cell type …

Cleanups in ARST handling in wreduce

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge pull request #824 from litghost/fix_reduce_on_ff

Fix WREDUCE on FF not fixing ARST_VALUE parameter.

Fix handling of defparam for when default_nettype is none

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Check if Verific was built with DB_PRESERVE_INITIAL_VALUE

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Address requested changes - don't require non-$ name.
Suppress warning if name does begin with a `$`.
Fix hierachy tests so they have something to grep.
Announce hierarchy test types.

Fix WREDUCE on FF not fixing ARST_VALUE parameter.

Adds test case that fails without code change.

Signed-off-by: Keith Rothman <537074+litghost@users.noreply.github.com>

Merge pull request #819 from YosysHQ/clifford/optd

Rename "yosys -D" to "yosys -U", add "yosys -D" with expected behavior

Merge pull request #820 from YosysHQ/clifford/fix810

Fix #810 and fix #814

abc9 to use AIGER symbol table, as opposed to map file

write_xaiger to write __dummy_o__ for -symbols too

read_aiger to work with symbol table

Merge pull request #740 from daveshah1/improve_dress

Improve ABC netname preservation

Fix Travis

It looks like that whole "Fixing Travis's git clone" code was just
there to make the "git describe --tags" work. I simply removed both.

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Revert "abc9 to write_xaiger -symbols, not -map"

This reverts commit 04429f8152ae64de050580ec20db60ac6dc1c0e1.

Remove irrelevant citations

Add attribution

abc9 to not select anything extra, and pop selection after final clean

abc9 to write_xaiger -symbols, not -map

Merge branch 'read_aiger' into xaig

Merge branch 'read_aiger' of https://github.com/eddiehung/yosys into read_aiger

Merge branch 'read_aiger' into xaig

abc9 to use &mfs

Revert "tests/simple to also do LUT synth"

This reverts commit 5994382a20a0b7e890d22d032eecb39b61e0b3ce.

Merge remote-tracking branch 'origin/master' into xaig

tests/simple to also do LUT synth

Working simple_abc9 tests

abc9 to only disconnect output ports of AND and NOT gates

write_xaiger to use original bit for co, not sigmap()-ed bit

Add abc9.v testcase to simple_abc9

Hotfix for 4c82ddf

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge pull request #822 from litghost/expand_setundef

Add -params mode to force undef parameters in selected cells.

Add -params mode to force undef parameters in selected cells.

Signed-off-by: Keith Rothman <537074+litghost@users.noreply.github.com>

Merge pull request #818 from YosysHQ/clifford/dffsrfix

Fix opt_rmdff handling of $_DFFSR_???_ and $_DLATCHSR_???_, fixes #816

Merge pull request #786 from YosysHQ/pmgen

Pattern Matcher Generator and iCE40 DSP Mapper

Fix typo in passes/pmgen/README.md

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge pull request #821 from eddiehung/dff_init

Revert "Add -B option to autotest.sh to append to backend_opts"

Fixes related to handling of autowires and upto-ranges, fixes #814

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Merge branch 'clifford/dffsrfix' of https://github.com/YosysHQ/yosys into xaig

Revert "Add -B option to autotest.sh to append to backend_opts"

This reverts commit 281f2aadcab01465f83a3f3a697eec42503e9f8b.

Fix handling of expression width in $past, fixes #810

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Fix segfault in printing of some internal error messages

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Rename "yosys -U" to "yosys -P" to avoid confusion about "undefine"

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Rename "yosys -D" to "yosys -U", add "yosys -D" with expected behavior

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Fix opt_rmdff handling of $_DFFSR_???_ and $_DLATCHSR_???_, fixes #816

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Bugfix in ice40_dsp

Signed-off-by: Clifford Wolf <clifford@clifford.at>

ABC -> ABC9

abc9 to disconnect mapped_mods POs correctly, and do not count $_NOT_

read_aiger to not do -purge for clean

Merge pull request #817 from eddiehung/dff_init

Cleanup #805

lut/not/and suffix to be ${lut,not,and}

simple_abc9 tests to now preserve memories

read_aiger to also rename 0 index lut when wideports

Remove swap file

Remove simple_defparam tests

write_aiger: fix CI/CO and symbols

Move tests/techmap/abc9 to simple_abc9

Add tests/simple_abc9

abc9 to cope with multiple modules

abc9 to use & syntax for -fast, and name fixes

read_aiger: new naming fixes

read_aiger to name wires with internal name, less likely to clash

write_xaiger to not write latches, CO/PO fixes

synth to take -abc9 argument

Add ice40 test_dsp_map test case generator

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Add "synth_ice40 -dsp"

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Add FF support to wreduce

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Improve iCE40 SB_MAC16 model

Signed-off-by: Clifford Wolf <clifford@clifford.at>

Detect and reject cases that do not map well to iCE40 DSPs (yet)

Signed-off-by: Clifford Wolf <clifford@clifford.at>

abc9 to cope with indexed wires when creating $lut from $_NOT_

Add aiger tests to make tests

Add a quick abc9 test

Same for ascii AIGERs too

read_aiger to cope with non-unique POs

Fix normal (non-array) hierarchy -auto-top.
Add simple test.

Merge branch 'master' into xaig

Merge branch 'master' into read_aiger

Merge branch 'master' into read_aiger

Merge pull request #805 from eddiehung/dff_init

write_verilog to write initial statement for initial flop state

abc9 to replace $_NOT_ with $lut

read_aiger to create sane $lut names, and rename when renaming driving wire