Change attribute search value to specify precise location instead of simple line number.

Change attribute search value to specify precise location instead of simple line number.

Closes #1717. Add more precise Verilog source location information to AST and RTLIL nodes.

Merge pull request #1715 from boqwxp/master

Closes #1714. Fix make failure when NDEBUG=1.

Closes #1714. Fix make failure when NDEBUG=1.

Merge pull request #1703 from YosysHQ/eddie/specify_improve

Improve specify parser

Merge pull request #1642 from jjj11x/jjj11x/sv-enum

Enum support

verilog: add support for more delays than just rise/fall

clean: ignore specify-s inside cells when determining whether to keep

update documentation for enums and typedefs

remove unnecessary blank line

add attributes for enumerated values in ilang

- information also useful for strongly-typed enums (not implemented)
- resolves enum values in ilang part of #1594
- still need to output enums to VCD (or better yet FST) files

separate out enum_item/param implementation when they should be different

tests/aiger: Add missing .gitignore

show: Add -nobg argument.

Makes yosys wait for the viewer command to finish before continuing.

Merge pull request #1706 from YosysHQ/mmicko/remove_executable_flag

Remove executable flag from files

Remove executable flag from files

Add comment for macOS dependency install

Revert "abc9: fix abc9_arrival for flops"

This reverts commit f7c0dbecee7ee8f2e3fc8bc8337e7045fd4aff15.

Merge pull request #1701 from nakengelhardt/rpc-test

make rpc frontend unix socket test less fragile

verilog: ignore ranges too without -specify

Merge pull request #1700 from YosysHQ/eddie/abc9_fixes

Use (* abc9_init *) attribute, fix use of abc9_arrival for flops

Merge pull request #1699 from YosysHQ/eddie/fix_iopad_init

iopadmap: move \init attributes from outpad output to its input

Fine tune #1699 tests

iopadmap: fixes as suggested by @mwkmwkmwk

verilog: improve specify support when not in -specify mode

verilog: ignore '&&&' when not in -specify mode

specify: system timing checks to accept min:typ:max triple

verilog: fix $specify3 check

write_xaiger: default value for abc9_init

abc9: fix abc9_arrival for flops

abc9: deprecate abc9_ff.init wire for (* abc9_init *) attr

iopadmap: move \init attributes from outpad output to its input

make rpc frontend unix socket test less fragile

Merge pull request #1694 from rqou/json_compat_fix

json: Change compat mode to directly emit ints <= 32 bits

Merge pull request #1679 from thasti/delay-parsing

Fix crash on wire declaration with delay

abc9: cleanup

Merge pull request #1670 from rodrigomelo9/master

$readmem[hb] file inclusion is now relative to the Verilog file

Merge pull request #1669 from thasti/pyosys-attrs

Make RTLIL attributes accessible via pyosys

Merge pull request #1695 from whitequark/manual-explain-wire-upto-offset

manual: explain RTLIL::Wire::{upto,offset}

manual: explain RTLIL::Wire::{upto,offset}.

json: Change compat mode to directly emit ints <= 32 bits

This increases compatibility with certain older parsers in some cases
that worked before commit 15fae357 but do not work with the current
compat-int mode

Remove unnecessary comma

Merge pull request #1687 from YosysHQ/eddie/fix_ystests

Fix shiftx2mux, fix yosys-tests

techmap: fix shiftx2mux decomposition

Fix misc.abc9.abc9_abc9_luts

xilinx: Add support for LUT RAM on LUT4-based devices.

There are multiple other kinds of RAMs supported on these devices, but
RAM16X1D is the only dual-port one.

Fixes #1549

xilinx: Initial support for LUT4 devices.

Adds support for mapping logic, including LUTs, wide LUTs, and carry
chains.

Fixes #1547

Merge pull request #1685 from dh73/gowin

Removing cells_sim from GoWin bram techmap

Merge pull request #1683 from whitequark/write_verilog-memattrs

write_verilog: dump $mem cell attributes

xilinx: Add block RAM mapping for Virtex 2* and Spartan 3*.

xilinx: Add support for Spartan 3A DSP block RAMs.

Part of #1550

Merge pull request #1684 from YosysHQ/eddie/xilinx_arith_map

Fix/cleanup +/xilinx/arith_map.v

Removing cells_sim.v from bram techmap pass

Fix $lcu -> MUXCY mapping, credit @mwkmwkmwk

Fix/cleanup +/xilinx/arith_map.v

edif: more resilience to mismatched port connection sizes.

Fixes #1653.

write_verilog: dump $mem cell attributes.

The Verilog backend already dumps attributes on RTLIL::Memory objects
but not on `$mem` cells.

Added 'set -e' into tests/memfile/run-test.sh

Also added two checks for situations where the execution must fail.

Signed-off-by: Rodrigo Alejandro Melo <rmelo@inti.gob.ar>

Modified $readmem[hb] to use '\' or '/' according the OS

Signed-off-by: Rodrigo Alejandro Melo <rmelo@inti.gob.ar>

Merge pull request #1682 from YosysHQ/eddie/opt_after_techmap

synth_*: call 'opt -fast' after 'techmap'

synth_*: call 'opt -fast' after 'techmap'

shiftx2mux: fix select out of bounds

Merge pull request #1576 from YosysHQ/eddie/opt_merge_init

opt_merge: discard \init of '$' cells with 'Q' port when merging

Merge pull request #1650 from YosysHQ/eddie/shiftx2mux

techmap LSB-first for compatible $shift/$shiftx cells

abc9_ops: -reintegrate to use derived_type for box_ports

Merge remote-tracking branch 'origin/master' into eddie/shiftx2mux

Merge pull request #1638 from YosysHQ/eddie/fix1631

clk2fflogic: work for bit-level $_DFF_* and $_DFFSR_*

Merge pull request #1661 from YosysHQ/eddie/abc9_required

abc9: add support for required times

add testcase for #1614

correct wire declaration grammar for #1614

remove namespace mention from inheritance information

expose polymorphism through python wrappers

Merge branch 'master' into master

Add opt_lut_ins pass. (#1673)

Merge branch 'master' of https://github.com/YosysHQ/yosys

Solved a conflict into the CHANGELOG

Signed-off-by: Rodrigo Alejandro Melo <rmelo@inti.gob.ar>

Replaced strlen by GetSize into simplify.cc

As recommended in CodingReadme.

Signed-off-by: Rodrigo Alejandro Melo <rmelo@inti.gob.ar>

Merge pull request #1516 from YosysHQ/dave/dotstar

sv: Add support for wildcard port connections (.*)

Update CHANGELOG and README

Signed-off-by: David Shah <dave@ds0.me>

sv: Improve handling of wildcard port connections

Signed-off-by: David Shah <dave@ds0.me>

sv: More tests for wildcard port connections

Signed-off-by: David Shah <dave@ds0.me>

hierarchy: Correct handling of wildcard port connections with default values

Signed-off-by: David Shah <dave@ds0.me>

sv: Add tests for wildcard port connections

Signed-off-by: David Shah <dave@ds0.me>

hierarchy: Resolve SV wildcard port connections

Signed-off-by: David Shah <dave@ds0.me>

sv: Add lexing and parsing of .* (wildcard port conns)

Signed-off-by: David Shah <dave@ds0.me>

Removed 'synth' into tests/memfile/run-test.sh

Signed-off-by: Rodrigo Alejandro Melo <rodrigomelo9@gmail.com>

Added content1.dat into tests/memfile

Modified run-test.sh to use it.

Signed-off-by: Rodrigo Alejandro Melo <rodrigomelo9@gmail.com>

Merge pull request #1647 from YosysHQ/dave/sprintf

ast: Add support for $sformatf system function

Merge pull request #1657 from YosysHQ/dave/xilinx-dsp-multonly

synth_xilinx: add -dsp-multonly

xilinx: use RAM32M/RAM64M for memories with two read ports

This fixes inefficient LUT RAM usage for memories with one write
and two read ports (commonly used as register files).

Removed a line jump into the CHANGELOG

Signed-off-by: Rodrigo Alejandro Melo <rodrigomelo9@gmail.com>

Added tests/memfile to 'make test' with an extra testcase

Signed-off-by: Rodrigo Alejandro Melo <rodrigomelo9@gmail.com>

Added a test for the Memory Content File inclusion using $readmemb

Signed-off-by: Rodrigo Alejandro Melo <rodrigomelo9@gmail.com>

Fixed a bug in the new feature of $readmem[hb] when an empty string is provided

Signed-off-by: Rodrigo Alejandro Melo <rodrigomelo9@gmail.com>

xilinx_dsp: Add multonly scratchpad var to bypass

Signed-off-by: David Shah <dave@ds0.me>

json: remove the 32-bit parameter special case

Before, the rules for encoding parameters in JSON were as follows:

- if the parameter is not a string:

  - if it is exactly 32 bits long and there are no z or x bits, emit it
    as an int
  - otherwise, emit it as a string made of 0/1/x/z characters

- if the parameter is a string:

  - if it contains only 0/1/x/z characters, append a space at the end
    to distinguish it from a non-string
  - otherwise, emit it directly

However, this caused a problem in the json11 parser used in nextpnr:
yosys emits unsigned ints, and nextpnr parses them as signed, using
the value of INT_MIN for values that overflow the signed int range.
This caused destruction of LUT5 initialization values.  Since both
nextpnr and yosys parser can also accept 32-bit parameters in the
same encoding as other widths, let's just remove that special case.
The old behavior is still left behind a `-compat-int` flag, in case
someone relies on it.

Modified the new search for files of $readmem[hb] to be backward compatible

Signed-off-by: Rodrigo Alejandro Melo <rodrigomelo9@gmail.com>

$readmem[hb] file inclusion is now relative to the Verilog file

Signed-off-by: Rodrigo Alejandro Melo <rodrigomelo9@gmail.com>

Merge pull request #1668 from gsomlo/gls-abc9-external

abc9: Fix regression breaking support for use of ABCEXTERNAL

add inheritance for pywrap generators