Merge pull request #123 from cr1901/prv32-min

PicoRV32 Enhancements

libbase/crt0-picorv32: Emulate support for a relocatable IRQ vector (hardcoded at synthesis time).

cpu/picorv32: IRQ vector needs to be moved to 16 bytes after the RESET vector.

libbase/crt0-picorv32: Ensure BSS is cleared on boot.

cores/clock: add with_reset parameter (default to True)

In some cases we want to generate the reset externally.

ulx3s: Connect SDRAM clock

Signed-off-by: David Shah <dave@ds0.me>

Fix Trellis build; ULX3S demo boots to BIOS

Signed-off-by: David Shah <dave@ds0.me>

trellis: Switch to using LPF for constraints

Signed-off-by: David Shah <dave@ds0.me>

boards/platforms/kcu105: add sfp_tx/rx definition

cpu/picorv32: Create minimal variant (disable mul/div insns, most speed optimizations).

cpu/picorv32: Extract picorv32 parameters from Instance constructor to facilitate creating variant CPUs.

build/lattice/prjtrellis: fix default toolchain_path

soc/cores/spi_flash: add endianness parameter

soc/interconnect/stream_packet: use reverse_bytes from litex.gen

gen: add common with reverse_bits/reverse_bytes functions

boards/targets/ulx3s: reduce l2_size

build/lattice/prjtrellis: fix typo

build/lattice/prjtrellis: modify generated verilog instead of creating a wrapper, handle inouts.

nextpnr expects TRELLIS_IO on all ios, it's not possible to ensure that with a wrapper.
We now just modify the generated verilog to insert the io constraints and TRELLIS_IOs.

build/lattice/common: fix LatticeECPXPrjTrellisTristateImpl

Merge pull request #121 from cr1901/patch-3

Update vivado.py

Update vivado.py

Fix regression which caused Vivado to not be run at all.

boards/targets: add ulx3s

boards/platforms: add ulx3s

build/lattice/prjtrellis: add inout support

build/lattice/common: add tristate support

boards/targets/versaecp55g_prjtrellis: simple.py example working, specific target no longer needed

simple.py configuration tested:
python3 simple.py --cpu-type=lm32 --gateware-toolchain=prjtrellis litex.boards.platforms.versaecp55g
python3 simple.py --cpu-type=vexriscv --gateware-toolchain=prjtrellis litex.boards.platforms.versaecp55g

build/lattice/prjtrellis: set default toolchain_path to "/opt/prjtrellis"

boards/targets/simple: add gateware-toolchain parameter

boards/platforms/versaecp55g: use ftdi serial pins

build/lattice/prjtrellis: test and fix iowrapper multi-bit signals support

Merge branch 'master' of github.com/enjoy-digital/litex

boards/targets/versaecp55g: use new iowrapper support, basic led blink and ios working :)

build/lattice/prjtrellis: generate iowrapper to set constraints and TRELLIS_IO

PrjTrellis does not yet have constraint files support, constraints are set
with signal attributes and specific TRELLIS_IO instances are requested. This
iowrapper does this work for us automatically.

Remove this code and replace with a constraint file generation code when
PrjTrellis will have constraint file support.

gen/fhdl/verilog: set direction to io signals

Merge pull request #120 from mithro/master

litex/build: Always run Vivado.

litex/build: Always run Vivado.

When using Yosys for synthesis, still need Vivado for place and route.

build/lattice/prjtrellis: simplify code, remove some workarounds

build/xilinx/vivado: fix merge issue

boards/targets: add versa ecp55g prjtrellis target (experimental)

build/lattice: add initial prjtrellis support

build/lattice/diamond: use bash on linux

build/lattice: improve special_overrides names (vendor_family)

Merge pull request #114 from mithro/xilinx+yosys

WIP: Allow Yosys to be used for synthesis with Vivado

Merge branch 'master' into xilinx+yosys

Merge pull request #118 from mithro/uart-sync

uart: Enable buffering the FIFO.

uart: Enable buffering the FIFO.

On the iCE40 FPGA, adding buffering allows the SyncFIFO to be placed in
block RAM rather than consuming a large amount of resources.

README: improve instructions for litex_sim

build/sim/verilator: don't use THEADS parameters when threads=1

Allow using old (non multi-threaded) version of Verilator

soc_sdram: update litedram

bios/sdram: s7ddrphy now has bitslip in fabric, show scan for each module/bitslip and remove silent mode

build/xilinx/vivado: enable xpm libraries

soc/cores/clock: add margin parameter to create_clkout (default = 1%)

bios/sdram: improve write/read leveling

write_leveling: select last 0 to 1 transition.
read_leveling: do it by module (select best bitslip for each module)

platforms/kc705: add ddram_dual_rank

bios/main: handle all types of carriage return (\r, \n, \r\n or \n\r)

Merge pull request #116 from stffrdhrn/sim-uart

sim: serial: Send '\r\n' instead of just '\n'

sim: serial: Send '\r\n' instead of just '\n'

This fixes an issue when running with the HDMI2USB firmware which
expects \r\n to come from the UART.  Since the verilator adapter
is just sending \n commands cannot be executed.

Also, one minor whitespace cleanup. (could remove if needed)

cpu_interface: fix select_triple when only one specified

soc/integration/cpu_interface: generate error if unable to find any of the cross compilation toolchains

soc_core: add csr range check

build.xilinx: Convert attributes to something Yosys understands.

Convert keep, dont_touch and async_reg to something Yosys understands.

Write out an EDIF file with the attributes so that Vivado can use them.
(Requires Yosys with commit
https://github.com/YosysHQ/yosys/commit/115ca576475a2e8d30e63b339ae6a1b5db6906a6)

Merge pull request #112 from cr1901/8k-b-evn

build/platforms: Add ice40_hx8k_b_evn from Migen.

Merge pull request #113 from stffrdhrn/litex-trivial

Litex trivial

Fix help for or1k builds

The help said cpu-type could be mor1kx, which is correct but you must
pass or1k to get mor1kx.  Fix the message to properly represent what
needs to be passed to the commandline.

Fix compiler warnings from GCC 8.1

Fix these 2 warnings:

 litex/build/sim/core/libdylib.c:42:5: warning: 'strncpy' specified bound 2048 equals destination size
 [-Wstringop-truncation]
     strncpy(last_err, s, ERR_MAX_SIZE);
     ^~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~
 In function 'set_last_error',

 litex/soc/software/libbase/exception.c:28:13: warning: function declaration isn't a prototype [-Wstrict-prototypes]
  static char emerg_getc()

build/xilinx/common: update XilinxDDRInputImplS7 and XilinxDDRInputImplKU (from migen)

xilinx/viviado: Allow yosys for synthesis.

cpu/mor1kx: Adding verilog include directory.

build/platforms: Add ice40_hx8k_b_evn from Migen.

build.xilinx: Run `phys_opt_design` and generate timing report.

Makes the flow more similar to migen.

cores/cpu: revert vexriscv (it seems there is a regression in last version)

targets/sim: fix integrated_main_ram_size when with_sdram

bios/sdram: rewrite write_leveling (simplify and improve robustness)

platforms/genesys2: add eth clock timing constraint

soc/cores/clock: add expose_drp on S7PLL/S7MMCM

Merge pull request #109 from cr1901/xip-improve

Improve XIP Support

targets: use new clock abstraction on all 7-series targets

soc/cores/clock: different clkin_freq_range for pll and mmcm

soc/cores/clock: different vco_freq_range for pll and mmcm

soc/core/clock: allow selecting buffer type (None, BUFG, BUFR). (default = BUFG)

soc/cores/clock: create specific S7IDELAYCTRL module

soc/cores/clock: add S7MMCM support

soc/cores/clocks/S7PLL: add speedgrade support, default to -1 (slowest)

targets/arty: use new clock abstraction module (compile, untested on board)

soc/cores: init clock abstraction module

Distinguish crt0 variants more clearly, update BIOS to use CTR variant (as it has no .data section).

integration/builder: Create EXECUTE_IN_PLACE Makefile variable to complement COPY_TO_MAIN_RAM.

integration/builder: Add LiteX define to generated variables (to distinguish MiSoC and LiteX).

sim/verilator: add multithread support (default=1)

soc_core: use cpu instead of cpu_or_bridge internally (keep retro-compat for now)

boards/targets: uniformize things between targets

soc_core/get_mem_data: add endianness support and use it in builder/initialize_rom to avoid duplication

cores/cpu: add software informations to cpu and simplify cpu_interface

boards/plarforms: fix issues found while testing simple design on all platforms

test/test_targets: test simple design with all platforms

soc_core: add uart-stub argument

setup.py: add litex_simple exec (to ease building simple design)

test/test_targets: update and reorganize targets

ease RemoteClient import

Merge pull request #108 from xobs/use-csr-accessors

Use csr accessors when generating `csr.h`