m5ops: clean up the m5ops stuff.
- insert warnings for deprecated m5ops
- reserve opcodes for Ali's stuff
- remove code for stuff that has been deprecated forever
- simplify m5op_alpha

style: fix indentation and formatting of the pseudo insts.

eventq: change the event datastructure back to LIFO.

The status quo is preferred since it is less likely that people will
rely on LIFO than FIFO, and when we move to a parallelized M5, no
ordering between events of the same time/priority will be guaranteed.

eventq: new eventq data structure.  The new data structure is singly
linked list sorted by time and priority.  For things of the same time
and priority, a second, circularly linked list maintains the data
structure.  Events of the same time and priority are now inserted in
FIFO order instead of LIFO order.  This dramatically improves the
performance of systems that schedule multiple events at the same time.

The FIFO order version is not preferred to LIFO (because it may cause
people to rely on it), but I'm going to commit it anyway and
immediately commit the preferred LIFO version on top.

eventq: Clean up the Event class so that it uses fewer bytes. This
will hopefullly allow it to fit in a cache line.

Fix cases where RADV interrupt timer is used and make ITR interrupt moderation not always delay if no interrupts have been posted for the ITR value.

Remove delVirtPort() and make getVirtPort() only return cached version.

Change everything to use the cached virtPort rather than created their own each time.
This appears to work, but I don't want to commit it until it gets tested a lot more.
I haven't deleted the functionality in this patch that will come later, but one question
is how to enforce encourage objects that call getVirtPort() to not cache the virtual port
since if the CPU changes out from under them it will be worse than useless. Perhaps a null
function like delVirtPort() is still useful in that case.

Make the cached virtPort have a thread context so it can do everything that a newly created one can.

After a checkpoint (and thus a stats reset), the not_idle_fraction/notIdleFraction statistic is really wrong.
The notIdleFraction statistic isn't updated when the statistics reset, probably because the cpu Status information
was pulled into the atomic and timing cpus. This changeset pulls Status back into the BaseSimpleCPU object. Anyone
care to comment on the odd naming of the Status instance? It shouldn't just be status because that is confusing
with Port::Status, but _status seems a bit strage too.

Automated merge after backout.

Backed out changeset 94a7bb476fca: caused memory leak.

Automated merge with repo.m5sim.org/m5-stable

Checkpoinging/SWIG: Undo part of changeset 5464 since it broke checkpointing.

SimObject: Add in missing includes of <string> and fix minor style problem.

Make bus address conflict error more informative

Generate more useful error messages for unconnected ports.
Force all non-default ports to provide a name and an
owner in the constructor.

imported patch sim_object_params.diff

AtomicSimpleCPU: Separate data stalls from instruction stalls.
Separate simulation of icache stalls and dat stalls.

tests: update tests for slight changes in nsgige posted interrupts

Ethernet: share statistics between all ethernet devices and apply some
of those statistics to the e1000 model.

inet: initialization fixes.
Make sure variables are properly initialized and also make sure that
truth testing works properly.

PacketFifo: Get slack out of the EthPacketData structure.  This allows
a packet to exist in multiple FIFOs if desired.

ThreadState: Ensure that kernelStats is properly initialized

rename MipsConsole to MipsBackdoor

--HG--
rename : src/dev/mips/MipsConsole.py => src/dev/mips/MipsBackdoor.py
rename : src/dev/mips/console.cc => src/dev/mips/backdoor.cc
rename : src/dev/mips/console.hh => src/dev/mips/backdoor.hh

rename AlphaConsole to AlphaBackdoor

--HG--
rename : src/dev/alpha/AlphaConsole.py => src/dev/alpha/AlphaBackdoor.py
rename : src/dev/alpha/console.cc => src/dev/alpha/backdoor.cc
rename : src/dev/alpha/console.hh => src/dev/alpha/backdoor.hh

Change the default output filename for the terminal so it's more obvious.

--HG--
rename : tests/quick/10.linux-boot/ref/alpha/linux/tsunami-simple-atomic-dual/console.system.sim_console => tests/quick/10.linux-boot/ref/alpha/linux/tsunami-simple-atomic-dual/system.terminal
rename : tests/quick/10.linux-boot/ref/alpha/linux/tsunami-simple-atomic/console.system.sim_console => tests/quick/10.linux-boot/ref/alpha/linux/tsunami-simple-atomic/system.terminal
rename : tests/quick/10.linux-boot/ref/alpha/linux/tsunami-simple-timing-dual/console.system.sim_console => tests/quick/10.linux-boot/ref/alpha/linux/tsunami-simple-timing-dual/system.terminal
rename : tests/quick/10.linux-boot/ref/alpha/linux/tsunami-simple-timing/console.system.sim_console => tests/quick/10.linux-boot/ref/alpha/linux/tsunami-simple-timing/system.terminal
rename : tests/quick/80.netperf-stream/ref/alpha/linux/twosys-tsunami-simple-atomic/console.drivesys.sim_console => tests/quick/80.netperf-stream/ref/alpha/linux/twosys-tsunami-simple-atomic/drivesys.terminal
rename : tests/quick/80.netperf-stream/ref/alpha/linux/twosys-tsunami-simple-atomic/console.testsys.sim_console => tests/quick/80.netperf-stream/ref/alpha/linux/twosys-tsunami-simple-atomic/testsys.terminal

Rename SimConsole to Terminal since it makes more sense

--HG--
rename : src/dev/SimConsole.py => src/dev/Terminal.py
rename : src/dev/simconsole.cc => src/dev/terminal.cc
rename : src/dev/simconsole.hh => src/dev/terminal.hh

physmem:  Add a null option to physical memory so it doesn't store data.

port: Clean up default port setup and port switchover code.

params: Prevent people from setting attributes on vector params.

add compile flags to m5

Command line option to print out List of SimObjects and their parameters

main: add .m5/options.py processing.  This file is processed before
arguments are parsed so that they can change the default options for
various config parameters.

Add .m5 configuration directory

python: Separate the options parsing stuff.  Remove options parsing stuff from
main.py so things are a bit more obvious.

params: Fix the memory bandwidth parameter

params: Fix floating point parameters

python: Move various utility classes into a new m5.util package so
they're all in the same place.  This also involves having just one
jobfile.py and moving it into the utils directory to avoid
duplication.  Lots of improvements to the utility as well.

--HG--
rename : src/python/m5/attrdict.py => src/python/m5/util/attrdict.py
rename : util/pbs/jobfile.py => src/python/m5/util/jobfile.py
rename : src/python/m5/util.py => src/python/m5/util/misc.py
rename : src/python/m5/multidict.py => src/python/m5/util/multidict.py
rename : util/stats/orderdict.py => src/python/m5/util/orderdict.py

MemReq: Add option to reset the time on a request.

Add hg commands for style check so you can check at times other than commit

Fix various SWIG warnings

Add missing dependencies on .i files

scons: proper fix for hg version stuff

scons: fix program_info.cc generation

Automated merge with ssh://m5sim.org//repo/m5

Get rid of bogus bus assertion.
It runs out that if a MemObject turns around and does a send in its
receive callback, and there are other sends already scheduled, then
it could observe a state where it's not at the head of the list but
the bus's sendEvent is not scheduled (because we're still in the
middle of processing the prior sendEvent).

Get rid of bogus cache assertion.
I was asserting that the only reason you would defer targets is if
a write came in while you had an outstanding read miss, but there's
another case where you could get a read access after you've snooped
an invalidation and buffered it because it applies to a prior
outstanding miss.

Scripts: Check for the appropriate build type as soon as possible.

HG: Add compiled hg revision and date to the standard M5 output.

Alpha: Get rid of an old include of a non-existant file.

Params: Allow nested namespaces in cxx_namespace

X86: Make the cpuid processor identifier return a real string.

X86: Make the code compile as 32 bit.

Params: Remove an unnecessary include.

X86: Make the e820 table manually or automatically configurable from python.

X86: Make the disassembly for halt conform with the other microops.

X86: Implement and hook up STI and CLI instructions.

X86: Make sure there's something to catch when the kernel messes with ports "behind" the pci config magic ports.

X86: Make the platform object initialize channel 0 of the PIT.

X86: Hook the speaker device to the pit device.

Timer: Fill out the periodic modes a little.

Dev: Seperate the 8254 timer from tsunami and use it in that and the PC.

BitUnion: Take out namespace declaration so bitunions can be declared inside classes.

X86: Add an event for the apic timer timeout. It doesn't get used yet.

X86: Rename the divide count register to divide configuration.

X86: Make the apic isr and irr work.

X86: Make the apic task priority register work.

X86: Make the logical destination and destination format work.

X86: Make the apic ID register work.

X86: Make the apic version register work.

X86: Implement a partial, sort of correct version of the protected mode variant of iret.

X86: Change how segment loading is performed.

X86: Make pushes and pops use the stack size instead of the data size.

X86: In non 64bit mode, throw a fault when a NULL segment is accessed.

X86: Take advantage of the new meta register.

X86: Keep handy values like the operating mode in one register.

X86: Change what the microop chks does.
Instead of computing the segment descriptor address, this now checks if a
selector value/descriptor are legal for a particular purpose.

X86: Add a microop to read a segments attribute register.

X86: Add microops and supporting code to manipulate the whole rflags register.

X86: Add microops which panic, fatal, warn, and warn_once.

X86: Truncate descriptors to 16 bits.

X86: Redo BSF.

X86: Flesh out 3dnow instruction decoding a bit and grab the byte immediate.

X86: Update the regressions for the new string instructions.

X86: Make string instructions work when rcx=0.

X86: Have all 8 machine check registers since the kernel assumes they're there.

X86: Bypass unaligned access support for register addressed MSRs.

X86: Remove enforcement of APIC register access alignment. Panic if more than one register is accessed at a time.

X86: Force the kernel to use a certain loops per jiffy instead of calculating it.

X86: Fix the implementation of BSF.

X86: Bit scan forward/reverse were accidentally transposed.

X86: Fix a byte register indexing issue in the sign extending move from memory microcode.

X86: Make the amount of system memory match the hardcoded e820 info.

X86: Make the regular console use the serial port as well.

X86: Update the regressions for the fact that rdtsc does something now.

X86: Add in some support for the tsc register.

CPU: Make the simple cpu trace data for loads/stores.

X86: Fix building on *BSD hosts

SCons: Fix more SCons version issues