lib.fifo: work around Yosys issue with handling of \TRANSPARENT.

Because of YosysHQ/yosys#1390, using a transparent port in AsyncFIFO,
instead of being a no-op (as the semantics of \TRANSPARENT would
require it to be in this case), results in a failure to infer BRAM.

This can be easily avoided by using a non-transparent port instead,
which produces the desirable result with Yosys. It does not affect
the semantics on Xilinx platforms, since the interaction between
the two ports in case of address collision is undefined in either
transparent (WRITE_FIRST) or non-transparent (READ_FIRST) case, and
the data out of the write port is not used at all.

Fixes #172.

hdl.mem: use 1 as reset value for ReadPort.en.

This is necessary for consistency, since for transparent read ports,
we currently do not support .en at all (it is fixed at 1) due to
YosysHQ/yosys#760. Before this commit, changing port transparency
would require adding or removing an assignment to .en, which is
confusing and error-prone.

Also, most read ports are always enabled, so this behavior is also
convenient.

vendor.lattice_{ecp5,ice40}: allow clock constraints on arbitrary signals.

Fixes #88.

hdl.ast: rename `nbits` to `width`.

Also, replace `bits, sign = x.shape()` with more idiomatic
`width, signed = x.shape()`.

This unifies all properties corresponding to `len(x)` to `x.width`.
(Not all values have a `width` property.)

Fixes #210.

vendor.xilinx_{7series,spartan3_6}: specialize MultiReg.

Vivado/ISE would otherwise infer an SRL16 from a MultiReg in some cases.

setup: improve repository detection.

setup: add setuptools dependency.

test.test_lib_fifo: fix typo.

back.pysim: fix simulation of Value.xor().

hdl.{ast,dsl}: add Signal.enum; coerce Enum to Value; accept Enum patterns.

Fixes #207.

hdl.ast: add Value.matches(), accepting same language as Case().

Fixes #202.

hdl.dsl: improve error messages for Case().

hdl.ast: add Value.xor, mapping to $reduce_xor.

Fixes #147.

hdl.ast: add Value.{any,all}, mapping to $reduce_{or,and}.

Refs #147.

lib.fifo: adjust for new CDC primitive conventions.

Fixes #97.

lib.fifo: adjust properties to have consistent naming.

build.plat: bypass tool detection if NMIGEN_*_env is set.

It's not practical to detect tools within the toolchain environment
for various reasons, so just assume the tools are there if the user
says they are.

Before this commit, the tools would be searched outside the toolchain
environment, which of course would always fail for Vivado, ISE, etc.

vendor.xilinx_7series: Vivado requires bash on *nix as well.

hdl.mem: use keyword-only arguments as appropriate.

lib.fifo: make fwft a keyword-only argument.

Because it accepts a boolean.

lib.fifo: remove SyncFIFO.replace.

This obscure functionality was likely only ever used in old MiSoC
code, and doesn't justify the added complexity. It was also not
provided (and could not be reasonably provided) in SyncFIFOBuffered,
which made its utility extremely marginal.

README: update Yosys version requirement.

lib.cdc: make domain properties private.

It is not correct to access domain properties from user code, because
it will not match the reality if DomainRenamer has been applied to
the module.

lib.io: style. NFC.

lib.cdc: adjust ResetSynchronizer for new CDC primitive conventions.

Refs #97.

lib.cdc: adjust MultiReg for new CDC primitive conventions.

Refs #97.

build.plat,vendor: allow clock constraints on arbitrary signals.

Currently only done for Synopsys based toolchains (i.e. not nextpnr).

Refs #88.

back: return name map from convert_fragment().

hdl.ast: warn if reset value is truncated.

Fixes #183.

vendor.lattice_ecp5: pass ecppack_opts to ecppack.

hdl.ast: check type of Sample(domain=...).

Fixes #199.

hdl.dsl: add Default(), an alias for Case() with no arguments.

Fixes #197.

hdl.mem,lib,examples: use Signal.range().

hdl.ast: add Signal.range(...), to replace Signal(min=..., max=...).

Fixes #196.

Remove nmigen.lib from prelude.

Currently it's just MultiReg, and there's no particularly good reason
to privilege this specific CDC primitive so much.

Fix .gitignore.

setup: replace versioneer with setuptools_scm.

Has the same problems with git-archive but is much less invasive.

hdl.ast,back.rtlil: implement Cover.

Fixes #194.

hdl.cd: add negedge clock domains.

Fixes #185.

_toolchain,build.plat,vendor.*: add required_tools list and checks.

vendor.lattice_ecp5: drive GSR synchronous to user clock by default.

Fixes #167.

build.dsl: allow both str and int resource attributes.

test.tools: use _toolchain.get_tool.

_toolchain: new module, for injecting dependencies in e.g. Nix.

back.verilog: bump Yosys version requirement to 0.9.

Fixes #55.

vendor.lattice_ecp5: revert default toolchain to Trellis.

This was unintentionally changed in 7fc1058e.

back.pysim: implement sim.add_clock(if_exists=True).

back.pysim: don't crash when trying to drive a nonexistent domain clock.

build.run: add BuildPlan.digest(), useful for caching.

vendor.lattice_ecp5: add Diamond support.

vendor: eliminate unnecessary LUT instantiation.

Fixes #165.

examples/basic/uart: document `divisor` parameter.

back.rtlil: print real parameters with maximum precision.

back.rtlil: add support for real (float) parameters on Instances.

Required for Xilinx MMCME2_BASE, etc.

vendor.xilinx_series7: use STARTUPE2, not STARTUPE3.

STARTUPE3 is for Ultrascale.

vendor.lattice_ice40: remove `--placer heap` default option.

It is not the place of nMigen to decide on this default, since both
SA and HeAP have valid uses that are not covered by the other.

vendor: style. NFC.

build.plat: remove TemplatedPlatform.unix_interpreter.

Vendor toolchains generally require far more workarounds than this,
and we already have a perfectly fine way of overriding templates.

back.pysim: allow coroutines as processes.

This is a somewhat obscure use case, but it is possible to use async
functions with pysim by carefully using @asyncio.coroutine. That is,
async functions can call back into pysim if they are declared in
a specific way:

  @asyncio.coroutine
  def do_something(self, value):
    yield self.reg.eq(value)

which may then be called from elsewhere with:

  async def test_case(self):
    await do_something(0x1234)

This approach is unfortunately limited in that async functions
cannot yield directly. It should likely be improved by using async
generators, but supporting coroutines in pysim is unobtrustive and
allows existing code that made use of this feature in oMigen to work.

test.test_examples: Convert pathlib-specific class to string.

subprocess.check_call iterates over its arguments to check for spaces
and tabs, and on Windows, the pathlib-specific WindowsPath is not
iterable.

back.verilog: parse output of `yosys -V`.

See #55.

Fix nmigen.__version__ to work on git-archive artifacts.

Fixes #137.

build.plat, hdl.ir: coordinate missing domain creation.

Platform.prepare() was completely broken after addition of local
clock domains, and only really worked before by a series of
accidents because there was a circular dependency between creation
of missing domains, fragment preparation, and insertion of pin
subfragments.

This commit untangles the dependency by adding a separate public
method Fragment.create_missing_domains(), used in build.plat.

It also makes DomainCollector consider both used and defined domains,
such that it will work on fragments before domain propagation, since
create_missing_domains() can be called by user code before prepare().

The fragment driving missing clock domain is not flattened anymore,
because flattening does not work well combined with local domains.

vendor.lattice_ice40: use a local clock domain in create_missing_domain().

lib.cdc: use a local clock domain in ResetSynchronizer.

This reverts commit 779f3ee906190b92e5a07e5adcd62b20213bb936.
This reverts commit 300d47ca2ebbabb31d2f191acf80c9b89659c4f0.
This reverts commit 9c54d0c061884317d1558de9f9be52d1ec8dea68.

README: fix typos.

hdl.cd: implement local clock domains.

Closes #175.

back.pysim: index domains by identity, not by name.

Changed in preparation for introducing local clock domains.

hdl.xfrm: lower resets in DomainLowerer as well.

Changed in preparation for introducing local clock domains.

Also makes elaboration about 15% faster.

hdl.xfrm: consider fragment's own domains in DomainLowerer.

Changed in preparation for introducing local clock domains.

formal→asserts

Closes #171.

tracer: fix typo.

Introduced in 62b3e366.

build.plat: do not prepare fragments twice.

Fixes #169.

back.{rtlil,verilog}: split convert_fragment() off convert().

Because Fragment.prepare is not (currently) idempotent, it is useful
to be able to avoid calling it when converting. Even if it is made
idempotent, it can be slow on large designs, so it is advantageous
regardless of that.

build.dsl: add conn argument to Connector.

compat.fhdl.decorators: avoid using deprecated NativeCEInserter.

hdl.xfrm: make deprecated CEInserter more well-behaved.

hdl.ast: implement Initial.

This is the last remaining part for first-class formal support.

hdl.xfrm: sample cache should be per-fragment.

hdl.xfrm: CEInserter→EnableInserter.

Fixes #166.

hdl.ast: hash-cons ValueKey.

This speeds up elaboration by ~10%.

tracer: use sys._getframe directly.

This speeds up elaboration by ~30-40%.

compat.fhdl.decorators: port from oMigen.

compat.fhdl.module: fix finalization of transformed compat submodules.

Before this commit, the TransformedElaboratable of a CompatModule
would be ignored, and .get_fragment() would be used to retrieve
the CompatModule within.

After this commit, the finalization process is reworked to match
oMigen's finalization closely, and all submodules, native and compat,
are added in the same way that preserves applied transforms.

vendor.lattice_ice40: add iCE5LP2K support.

vendor.lattice_ice40: add iCE40UP3K support.

vendor.lattice_ice40: add iCE5LP1K support.

vendor.xilinx_{spartan_3_6,7series}: reconsider default reset logic.

On Xilinx devices, flip-flops are reset to their initial state with
an internal global reset network, but this network is deasserted
asynchronously to user clocks. Use BUFGCE and STARTUP to hold default
clock low until after GWE is deasserted.

vendor.xilinx_spartan_3_6: reconsider bitgen defaults.

Previously changed in 27063a3b.

I haven't realized the .bin file is the same as the .bit file without
a small header. That means generating it is free and it's just easier
to let programming tools to be able to always rely on its existence.

vendor.xilinx_spartan_3_6: set bitgen defaults to `-g Binary:Yes -g Compress`.

  * `-g Binary:Yes` should be overridable.
  * `-g Compress` is a good default.

vendor.xilinx_spartan_3_6: always use -w for map/par/bitgen.

-w stands for "override output file", and supplying user options
should not remove it.

vendor.xilinx_spartan_3_6: do not use retiming by default.

This was added in b404d603, probably by mistake, and is certainly
wrong given that we do not (yet) correctly mark CDC FFs.

vendor.xilinx_spartan_3_6: force use of bash on UNIX.

build.plat: allow selecting a specific UNIX shell interpreter.

Mostly because vendor tools have bashisms.

vendor.lattice_ice40: avoid routing conflicts with SDR/DDR input pins.

back.rtlil: use a dummy wire, not 'x, when assigning to shorter LHS.

Using 'x is legal RTLIL, in theory, but in practice it crashes Yosys
and when it doesn't, it causes Yosys to produce invalid Verilog.
Using a dummy wire is always safe and is not a major readability
issue as this is a rare corner case.

(It is not trivial to shorten the RHS in this case, because during
expansion of an ArrayProxy, match_shape() could be called in
a context far from the RHS handling logic.)

back.rtlil: actually match shape of left hand side.

This comes up in code such as:
  Array([Signal(1), Signal(8)]).eq(Const(0, 8))

vendor.lattice_ice40: add missing signal indexing.

build.run: use keyword-only arguments where appropriate.

compat.fhdl.specials: track changes in build.plat.