hdl.mem: ensure transparent read port model has correct latency.

back.pysim: handle out of bounds ArrayProxy indexes.

back.pysim: give numeric names to unnamed subfragments in VCD.

hdl.mem: use different naming for array signals.

It looks like [] is confusing gtkwave somehow.

hdl.mem: add simulation model for memory.

back.pysim: fix an issue with too few funclet slots.

hdl.mem: add tests for all error conditions.

hdl.mem: tie rdport.en high for asynchronous or transparent ports.

back.rtlil: more consistent prefixing for subfragment port wires.

hdl.ir: correctly handle named output and inout ports.

back.rtlil: implement memories.

hdl.mem: implement memories.

back.rtlil: explicitly pad constants with zeroes.

I'm not sure what exactly RTLIL does when a constant isn't as long
as its bit width, and there's no reason to keep the ambiguity.

back.rtlil: fix translation of Cat.

ir: allow non-Signals in Instance ports.

setup: update pyvcd dependency, for var_type="string".

compat: import genlib.record from Migen.

compat: add wrappers for Slice.stop, Cat.l, _ArrayProxy.choices.

hdl.ast: Cat.{operands→parts}

back.pysim: implement *.

test.sim: add tests for sync functionality and errors.

back.pysim: eliminate most dictionary lookups.

This makes the Glasgow testsuite about 30% faster.

hdl.ast, hdl.xfrm: various microoptimizations to speed up pysim.

back.pysim: use arrays instead of dicts for signal values.

This makes the Glasgow testsuite about 40% faster.

back.pysim: naming. NFC.

back.pysim: fix an off-by-1 in add_sync_process().

back.pysim: trigger processes waiting on Tick() exactly at clock edge.

back.pysim: continue running simulator processes until they suspend.

Travis: cache Yosys installation explicitly.

fhdl.ir: add black-box fragments, fragment parameters, and Instance.

Travis: build and cache Yosys.

hdl, back: add and use SignalSet/SignalDict.

hdl.ast: factor out _MappedKeyDict, _MappedKeySet. NFC.

back.rtlil: update for Yosys master.

back.rtlil: implement Array.

back.rtlil: implement Part.

back.rtlil: handle reset_less domains.

hdl.dsl: add clock domain support.

hdl.dsl: cleanup. NFC.

back.rtlil: extract _StatementCompiler. NFC.

back.rtlil: simplify. NFC.

back.rtlil: properly escape strings in attributes.

README: mention Yosys requirement.

back.rtlil: prepare for Yosys sigspec slicing improvements.

See YosysHQ/yosys#741.

compat.fhdl.structure: only convert to bool in If/Elif if necessary.

back.rtlil: avoid illegal slices.

Not sure what to do with {} [] on LHS yet--fix Yosys?

back.rtlil: use slicing to match shape when reducing width.

back.rtlil: don't emit a slice if all bits are used.

back.rtlil: reorganize value compiler into LHS/RHS.

This also implements Cat on LHS.

back.rtlil: fix naming. NFC.

hdl.xfrm: separate AST traversal from AST identity mapping.

This is useful because backends don't generally want or need AST
identity mapping (unlike all other transforms) and when adding a new
node, it results in confusing type errors.

compat.fhdl: reexport Array.

back.pysim: implement LHS for Part, Slice, Cat, ArrayProxy.

test.sim: generalize assertOperator. NFC.

back.pysim: add (stub) LHSValueCompiler.

back.pysim: implement Part.

examples: rename clkdiv/ctrl to ctr/ctr_ce.

doc: update COMPAT_SUMMARY.

back.pysim: implement ArrayProxy.

hdl.ast: implement Array and ArrayProxy.

Lower Python version requirement to 3.6.

hdl: appropriately rename tests. NFC.

hdl.ast: improve ClockSignal, ResetSignal documentation.

Rename fhdl→hdl, genlib→lib.

Move star imports to make `from nmigen import *` usable.

doc: fix some Markdown awkwardness.

doc: update COMPAT_SUMMARY to reflect actual status.

Determine Migen's API surface and document compatibility summary.

This also reorganizes README to more clearly describe what nMigen is,
since it was getting quite outdated.

pyback.sim: test Slice, Cat, Repl.

fhdl.ast, back.pysim: implement shifts.

fhdl.ast: refactor Operator.shape(). NFC.

Consistently use '{!r}' in and only in TypeError messages.

fhdl.ir: test iter_comb(), iter_sync() and iter_signals().

fhdl.ir: fix incorrect uses of positive to say non-negative.

Also test Part and Slice properly.

compat.fhdl.structure: handle If/Elif with multi-bit condition.

compat.fhdl.module: allow adding native submodules to compat modules.

Fix deprecations in Python 3.7.

back.pysim: preserve process locations through add_sync_process().

fhdl.ast: clean up stub error messages. NFC.

fhdl.ir: automatically flatten hierarchy to resolve driver conflicts.

Fixes #5.

fhdl.ir: Fragment.{drive→add_driver}

back.pysim: count delta cycles separately to avoid clock drift.

back.pysim: simplify.

back.pysim: revert 70ebc6f2.

back.pysim: fix implicit boolean conversion.

back.pysim: squash one level of hierarchy.

There's really no point in the "top" node.

back.pysim: implement blocking assignment semantics correctly.

back.pysim: undriven sync signals should return to previous value.

back.pysim: in simulator sync processes, start by waiting for a tick.

This matches Migen behavior and also makes more sense.

back.pysim: make initial phase configurable.

compat.sim: match clock period.

compat: add run_simulation shim.

pysim.back: fix add_sync_process wrapper to handle signals correctly.

compat.fhdl.module: fix specials.

compat: add fhdl.specials.TSTriple shim.

genlib.io: import TSTriple from Migen.

fhdl.ast: fix Switch with constant test.

compat: add genlib.cdc.MultiReg shim.

compat.fhdl.module: update deprecation messages.

back.pysim: Simulator({gtkw_signals→traces}=).