hdl.ast: allow sampling ClockSignal, ResetSignal.

hdl.ast: add Past, Stable, Rose, Fell.

formal: extract from toplevel module.

The nMigen formal language is about to get *much* larger and will
keep growing faster than the rest of nMigen language, so it makes
good sense to extract it. Further, this makes it easier to qualify
formal keywords like `formal.AnyConst()` without directly importing
hdl.ast.

hdl.xfrm: add SampleLowerer.

hdl.ast: add Sample.

lib.fifo: port sync FIFO queues from Migen.

hdl.ast: fix naming of Signal.like() signals when tracer fails.

back.rtlil: slightly nicer naming for $next signals. NFC.

back.rtlil: rename \sig$next to $next$sig.

These used to serve a useful purpose being public, back when the RTLIL
backend was immature. Not anymore; now they merely clutter up views
in gtkwave and so on.

Travis: install SymbiYosys and Yices2.

In preparation for adding formal tests.

Unbreak 655d02d5.

back.rtlil: Generate $anyconst and $anyseq cells.

hdl.xfrm: Add on_AnyConst and on_AnySeq abstract methods for ValueVisitor and children.

hdl.ast: Add AnyConst and AnySeq value types.

README: add LambdaConcept sponsorship

lib.io: pass pin to platform.get_tristate().

hdl.ir: allow explicitly requesting flattening.

lib.io: lower to platform-independent tristate buffer.

hdl: make ClockSignal and ResetSignal usable on LHS.

Fixes #8.

hdl.dsl: cases wider than switch test value are unreachable.

In 3083c1d6 they were erroneously fixed via truncation.

hdl.dsl: accept (but warn on) cases wider than switch test value.

Fixes #13.

back.pysim: handle non-driven, non-port signals.

Fixes #20.

back.verilog: better error message if Yosys is not found.

Fixes #17.

back.verilog: remove undriven check.

This check no longer finds bugs and is prone to false positives.
Instead, we should do integration tests on the entire stack, from
fragments to Verilog.

Fixes #23.

Give the top level scope a name to fix VCD hierarchy.

hdl.ast: allow slicing [n:n] into n-bit value.

back.rtlil: translate empty slices correctly.

back.rtlil: Generate RTLIL for Assert/Assume statements.

hdl.xfrm: Add Assert and Assume abstract methods for StatementVisitor, implement for children.

hdl.dsl: Support Assert and Assume where an Assign can occur.

hdl.ast: Add Assert and Assign statements.

hdl.ast: experimentally add Value._as_const.

Useful for writing e.g. decoders that accept Cat, etc as argument.

back.rtlil: fix typo.

hdl.rec: include record name in error message.

hdl.rec: use a helpful error on unknown field reference.

hdl.mem: add DummyPort, for testing and verification.

back.rtlil: match shape of Array elements to ArrayProxy shape.

Fixes #15.

back.rtlil: fix typo.

lib.cdc: fix tests to actually run.

back.pysim: warn if simulation is not run.

This would have prevented 3ea35b85.

hdl.rec: add basic record support.

tracer: factor out get_src_loc().

lib.coding: fix tests to actually run, and fix code to fix tests.

hdl.dsl: add support for fsm.ongoing().

hdl.mem: add missing __all__.

compat.genlib.coding: fix import.

lib.coding: port from Migen.

lib.cdc: add tests for MultiReg.

hdl.dsl: forbid m.next= inside of FSM but outside of FSM state, too.

hdl.dsl: provide generated values for FSMs.

hdl.ir: add an API for retrieving generated values, like FSM signal.

This is useful for tests.

examples: add an FSM usage example (UART receiver).

hdl.dsl: add signal decoder to FSM state signal.

hdl.dsl: implement FSM.

back.rtlil: clarify $verilog_initial_trigger behavior. NFC.

back.rtlil: unbreak d47c1f8a.

hdl.mem: allow omitting memory simulation logic.

Trying to transform very large arrays is slow.

back.rtlil: use one $meminit cell, not one per word.

This is *far* more efficient.

hdl.xfrm, back.rtlil: implement and use LHSGroupFilter.

This is a refactoring to simplify reusing the filtering code in
simulation, and separate that concern from backends in general.

hdl.xfrm: implement SwitchCleaner, for pruning empty switches.

back.rtlil: always output negative values as two's complement.

- is valid in RTLIL but means something entirely different.

back.rtlil: emit dummy logic to work around Verilog deficiencies.

back.rtlil: do not translate empty fragments.

The resulting Verilog confuses some frontends.

back.rtlil: only translate switch tests once.

This seems to affect synthesis with Yosys but only marginally.
It is mostly a speed and readability improvement.

cli: generate: guess file type from extension.

back.rtlil: fix swapped operands in mux codegen.

cli: new module, for basic design generaton/simulation.

hdl.xfrm: avoid cycles in union-find graph in LHSGroupAnalyzer.

compat.genlib.fsm: fix naming for non-Signal LHS.

hdl.ir: flatten hierarchy based on memory accesses, too.

hdl.ir: factor out _merge_subfragment. NFC.

back.rtlil: split processes as finely as possible.

This makes simulation work correctly (by introducing delta cycles,
and therefore, making the overall Verilog simulation deterministic)
at the price of pessimizing mux trees generated by Yosys and Synplify
frontends, sometimes severely.

back.rtlil: remove useless condition. NFC.

hdl.xfrm: implement LHSGroupAnalyzer.

hdl.xfrm: Abstract*Transformer→*Visitor

back.rtlil: always initialize the entire memory.

This avoids reading 'x from the memory in simulation. In general,
FPGA memories can only be initialized in block granularity, and
zero-initializing is cheap, so this is not a significant issue with
resource consumption.

compat: use nicer names for next_value/next_value_ce signals.

hdl.mem: allow changing init value after creating memory.

back.verilog: do not rename internal signals.

_0_ is not really any better than \$13, and the latter at least has
continuity between nMigen, RTLIL and Verilog.

compat: fix confusing naming for memory port address signal.

hdl.ir: fix port propagation between siblings, in the other direction.

compat: do not finalize native submodules twice.

hdl.mem: use more informative signal naming for ports.

hdl.ir: fix port propagation between siblings.

compat: provide verilog.convert shim.

hdl.ir: do not flatten instances or collect ports from their statements.

This results in absurd behavior for memories.

compat: provide Memory shim.

hdl.mem: ensure transparent read port model has correct latency.

back.pysim: handle out of bounds ArrayProxy indexes.

back.pysim: give numeric names to unnamed subfragments in VCD.

hdl.mem: use different naming for array signals.

It looks like [] is confusing gtkwave somehow.

hdl.mem: add simulation model for memory.

back.pysim: fix an issue with too few funclet slots.

hdl.mem: add tests for all error conditions.

hdl.mem: tie rdport.en high for asynchronous or transparent ports.

back.rtlil: more consistent prefixing for subfragment port wires.

hdl.ir: correctly handle named output and inout ports.

back.rtlil: implement memories.

hdl.mem: implement memories.

back.rtlil: explicitly pad constants with zeroes.

I'm not sure what exactly RTLIL does when a constant isn't as long
as its bit width, and there's no reason to keep the ambiguity.