remove exclude tests in setup.py

tests: move out of the main package.

Compared to tests in the repository root, tests in the package have
many downsides:
  * Unless explicitly excluded in find_packages(), tests and their
    support code effectively become a part of public API.
    This, unfortunately, happened with FHDLTestCase, which was never
    intended for downstream use.
  * Even if explicitly excluded from the setuptools package, using
    an editable install, or setting PYTHONPATH still allows accessing
    the tests.
  * Having a sub-package that is present in the source tree but not
    exported (or, worse, exported only sometimes) is confusing.
  * The name `nmigen.test` cannot be used for anything else, such as
    testing utilities that *are* intended for downstream use.

add paramiko extras

build.run: implement SSH remote builds using Paramiko.

back.rtlil: do not squash empty modules.

In commit 9faa1d37, the RTLIL backend was changed to ignore modules
without ports completely, since Yosys would recognize empty modules
as black boxes without explicit `write_verilog -noblackbox` and break
the design. That change had many flaws:
  * It removed instances without ports, which are used in e.g. SoC
    FPGAs to instantiate a dummy CPU.
  * It removed fragments without ports, which can appear in e.g. SoC
    FPGAs in case the fabric is not connected to any I/O ports.
  * Finally, it was just conceptually unjustified.

This commit changes the logic to actually check for empty fragments,
and instead of removing them, it adds a dummy wire inside. It would
be possible to use the Yosys-specific (*noblackbox*) attribute.
However, it would be necessary to strip it for most targets right
away, and also the wire doubles as documentation.

Fixes #441.

back.verilog: omit Verilog initial trigger only if Yosys adds it.

Verilog has an edge case where an `always @*` process, which is used
to describe a combinatorial function procedurally, may not execute
at time zero because none of the signals in its implicit sensitivity
list change, i.e. when the process doesn't read any signals. This
causes the wires driven by the process to stay undefined.

The workaround to this problem (assuming SystemVerilog `always_comb`
is not available) is to introduce a dummy signal that changes only
at time zero and is optimized out during synthesis. nMigen has had
its own workaround, `$verilog_initial_trigger`, for a while. However,
`proc_prune`, while increasing readability, pulls references to this
signal out of the process. Because of this, a similar workaround was
implemented in Yosys' `write_verilog` itself.

This commit ensures we use our workaround on versions of Yosys
without the updated `write_verilog`, and Yosys' workaround on later
versions.

Fixes #418.

vendor.xilinx_{7series,ultrascale}: set BUFG* SIM_DEVICE as appropriate.

Fixes #438 (again).

vendor.xilinx_7series: unbreak.

This commit fixes a series of typos introduced in commit 4e208b0a.

sim._pyrtl: optimize uses of reflexive operators.

When a literal is used on the left-hand side of a numeric operator,
Python is able to constant-fold some expressions:

    >>> dis.dis(lambda x: 0 + 0 + x)
      1           0 LOAD_CONST               1 (0)
                  2 LOAD_FAST                0 (x)
                  4 BINARY_ADD
                  6 RETURN_VALUE

If a literal is used on the right-hand side such that the left-hand
side is variable, this doesn't happen:

    >>> dis.dis(lambda x: x + 0 + 0)
      1           0 LOAD_FAST                0 (x)
                  2 LOAD_CONST               1 (0)
                  4 BINARY_ADD
                  6 LOAD_CONST               1 (0)
                  8 BINARY_ADD
                 10 RETURN_VALUE

PyRTL generates fairly redundant code due to the pervasive masking,
and because of that, transforming expressions into the former form,
where possible, improves runtime by about 10% on Minerva SRAM SoC.

back.cxxrtl: actualize Yosys version requirement.

hdl.ast: avoid unnecessary sign padding in ArrayProxy.

Before this commit, ArrayProxy would add sign padding (an extra bit)
a homogeneous array of signed values, or an array where all unsigned
values are smaller than the largest signed one. After this commit,
ArrayProxy would only add padding in arrays with mixed signedness
where all signed values are smaller or equal in size to the largest
unsigned value.

Fixes #476.

Co-authored-by: Pepijn de Vos <pepijndevos@gmail.com>

sim._pyrtl: fix miscompilation of -(Const(0b11, 2).as_signed()).

Fixes #473.

lib.cdc: in AsyncFFSynchronizer(), rename domain= to
 o_domain=.

This is for consistency with other synchronizers.

Fixes #467.

vendor.lattice_machxo_2_3l: add SRAM svf generation

vendor: Add initial support for Symbiflow for Xilinx 7-series

vendor.xilinx_7series: add `_part` property getter

cli: Improve help texts

545e49c2 added the option to export as CXXRTL, but the help texts for
the CLI options don't reflect this yet.

docs/lang: use less confusing placeholder variable names.

Fixes #474.

lib.fifo: add `r_level` and `w_level` to all FIFOs

Add Linguist tags to .gitattributes.

This should make it possible to navigate to nmigen/vendor/*.py using
GitHub's file finder.

vendor.lattice_{ecp5,machxo_2_3l}: specify impl-dir correctly

build,vendor: never carry around parts of differential signals.

When a port component is skipped, it should appear neither in the RTL
nor in the constraint file. However, passing around components of
differential ports explicitly makes that harder.

Fixes #456.
Supersedes #457.

Co-authored-by: Jean THOMAS <git0@pub.jeanthomas.me>

vendor.xilinx_{7series,ultrascale}: use BUFGCTRL rather than BUFGCE.

Fixes #438 (again).

hdl.mem: cast reset value for transparent read ports to integer.

nmigen.lib.scheduler: add RoundRobin.

tests: fix remove unnecessary workaround for some unittest assertions.

vendor.xilinx_{7series,ultrascale}: add SIM_DEVICE parameter.

The parameter defaults to "ULTRASCALE", even when synthesizing for
7-series devices. This could lead to a simulation/synthesis mismatch,
and causes a warning.

Fixes #438.

vendor.lattice_ecp5: add missing differential IO types.

back.rtlil: lower maximum accepted wire size.

In practice wires of just 100000 bits sometimes have unacceptable
performance with Yosys, so stick to Verilog's minimum limit of 65536
bits.

sim._pycoro: avoid spurious wakeups.

This bug was introduced in commit e435a217.

CI: replace Travis with GitHub Actions.

Fixes #445.

compat.fhdl.bitcontainer: fix value_bits_sign().

This function was broken in commit 659b0e81; some downstream code
expects bits_sign to be e.g. indexable.

CI: use WASM yosys instead of building our own.

Fixes #434.

back.rtlil: fix guard for division by zero.

Oops... that should be checking the divisor, not the dividend. This
was discovered by running the test suite on cxxsim.

docs: add install instructions for arch

Signed-off-by: Filipe Laíns <lains@archlinux.org>

CI: run on pull requests as well, not just pushes.

lib.cdc: fix typo.

Co-authored-by: @ECP5-PCIe

sim.pysim: write the next, not curr signal value to the VCD file

This is a temporary fix for #429.

sim.pysim: use VCD aliases to reduce space and time overhead.

On Minerva SoC, this reduces VCD file size by about 35%, and reduces
runtime overhead of writing VCDs by 10% or less.

add dummy extras_require to setup.py

whitespace

sim: simplify. NFC.

back.pysim→sim.pysim; split into more manageable parts.

This is necessary to add cxxrtl as an alternate simulation engine.

vendor.xilinx_{7series,ultrascale}: remove `grade` property.

This was added in commit bfd4538d based on a misunderstanding of how
Xilinx part numbers work.
 * non-ultrascale 7-series parts don't have temperature grades;
 * ultrascale parts have temperature grade as a part of speed grade.

back.pysim: only extract signal names if VCD is requested.

This commit also fixes an issue introduced in 2606ee33 that regressed
simulator startup time and bloated VCD files. (It's actually about
10% faster now than *before* the regression was introduced.)

back.pysim: reset timeline as well.

This is a bug that was introduced in 94faf497b.

back.pysim: simplify. NFC.

back.pysim: extract timeline handling to class _Timeline. NFC.

back.pysim: extract simulator commands to sim._cmds. NFC.

back.pysim: simplify. NFC.

hdl.ast: don't inherit Shape from NamedTuple.

Fixes #421.

back.pysim: simplify.

Compiled process names were never particularly useful (comments in
the source would make more sense for debugging), and coroutine
process names were actually source locations.

back.pysim: simplify. NFC.

back.pysim: simplify. NFC.

back.pysim: synchronize waveform writing with cxxrtl.

back.pysim: synchronize terms with cxxrtl. NFC.

back.pysim: simplify. NFC.

back.pysim: simplify. NFC.

Remove everything deprecated in nmigen 0.2.

Update license and copyright info

Remove non-license explanatory text from LICENSE.txt.

Create CONTRIBUTING file with instructions and notes for contributors.

This change relates to issue #412

vendor.lattice_ecp5: Add support for io with xdr=7

This adds support for IOs with xdr=7 using the
IODDR71B and ODDR71B primitives.

vendor.lattice_ecp5: Add support for io with xdr=4

This adds support for IOs with xdr=4 using the
IDDRX2F and ODDRX2F primitives.

docs: use working sphinxcontrib-platformpicker.

docs: use sphinxcontrib-platformpicker.

Fixes #416.

docs: link to community tutorials until we have an official one.

docs/lang: document constshifts.

docs/index: rename to "Language & toolchain".

test: remove FHDLTestCase.assertRaisesRegex.

This method is only there because I misunderstood the documentation
of unittest.

compat.fhdl.specials: fix handling of tristate (i=None) pins.

Fixes #406.

_yosys→_toolchain.yosys

vendor: `yosys` is not a required tool for proprietary toolchains.

Since commit b9799b4c, the discovery mechanism for the Yosys required
to produce Verilog is different from the usual require_tool(); namely
it is possible to produce Verilog without a `yosys` binary on PATH.

Fixes #419.

add wheel as setup dependency

docs/install: use pip/pip3 more consistently.

docs: clarify naming.

re-add setutools and setuptools_scm

Revert "Add PEP 518 `pyproject.toml`."

This reverts commit 7fca037f9c14974f499195171bb84c38ebddc1e1.

This broke editable installs and has to be reverted due to a number
of pip issues:
  * pypa/pip#6375
  * pypa/pip#6434
  * pypa/pip#6438

We can put this back once PEP 517/518 support editable installs.
Until then the legacy behavior will suffice, and we should just teach
people to install the dependencies in virtualenvs or something...

docs: add a crude approximation of intersphinx toctrees.

This is a pretty awful hack. We could do this properly after one of
the following issues is fixed:
  * sphinx-doc/sphinx#701
  * sphinx-doc/sphinx#1836

Gracefully handle missing dependencies.

Some people's workflows involve not using `pip`. This is not
a recommended way to use nMigen, but is prevalent enough for good
enough reason that we try to keep them working anyway.

docs/install: fix dead link.

docs/install: quote special chars to avoid issues with extended glob.

docs/install: explain how to install non-editable snapshot from git.

manually remove setuptools and setuptools_scm, moved
to pyproject.toml

Add PEP 518 `pyproject.toml`.

This is necessary to be able to install nMigen into a virtualenv that
does not have `wheel` installed in certain cases.

See #349.

docs/install: use `pip install --user` on *nix.

docs/install: reduce repetition.

docs: reword slightly.

docs: explain how to install GTKWave on Windows.

CI: build docs on all pushes, update only on 

docs: rewrite install instructions to be easier to understand.

docs: fix syntax.

docs: fix CI workflow.

docs: explain that `pip3 install -e` should be run after pulling.

Add (heavily work in progress) documentation.

To render correctly, the docs require:
 * pygments/pygments#1441

manually add import_metadata, import_resources

Don't use pkg_resources.

This package is deprecated and introduces a massive amount of startup
latency. On my machine with 264 installed Python packages, it reduces
the time required to `import nmigen` from ~100ms to ~200ms.

lib.cdc: update PulseSynchronizer to follow conventions.

Fixes #370.

back.pysim: simplify.

Remove _EvalContext, which was a level of indirection serving almost
no purpose. (The only case where it would be useful is repeatedly
resetting a simulation that, each time it is reset, would create new
signals to communicate with between coroutine processes. In that case
the signal states would not be persisted in _SimulatorState, but
would be removed with the _EvalContext that is recreated each time
the simulation is reset. But this could be solved with a weak map
instead.)

This regresses simulator startup time by 10-15% for unknown reasons
but is necessary to align pysim and future cxxsim.

_yosys: handle unparseable versions

Do not use yosys binaries with unparseable version numbers. This ensures
that nmigen always knows what version of yosys it is generating RTLIL
for.

The effect of this change is that if the version number of the system
yosys is unparsable, nmigen will attempt to fallback to the builtin
Yosys.

Fixes #409.

vendor.lattice_machxo2: add back as a compatibility shim.

vendor.lattice_machxo*: add MachXO3L support.