Merged OSX fixes from Siesh1oo with some modifications

Some fixes in libs/minisat (thanks to Siesh1oo)

 - kernel/register.h, kernel/driver.cc: refactor rewrite_yosys_exe()/get_share_file_name() to portable proc_self_dirname()/proc_share_dirname().
        This refactoring improves robustness and allows OSX support with only 7 new lines of code, and easy extension for other systems.
 - passes/abc/abc.cc, passes/cmds/show.cc, passes/techmap/techmap.cc: use new, refactored semantics.

Fixed dependencies of "make test"

Added libs/minisat (copy of minisat git master)

OSX compatible creation of stdcells.inc, using code from github.com/Siesh1oo/yosys
(see https://github.com/cliffordwolf/yosys/pull/28)

Merged addition of SED makefile variable from github.com/Siesh1oo/yosys
(see https://github.com/cliffordwolf/yosys/pull/28)

Merged a few fixes for non-posix systems from github.com/Siesh1oo/yosys
(see https://github.com/cliffordwolf/yosys/pull/28)

Added support for `line compiler directive

Fixed memory corruption in passes/abc/blifparse.cc

Fixed yosys path in tests/techmap/mem_simple_4x1_runtest.sh

Use "verilog -noattr" in tests/techmap/mem_simple_4x1 test (for old iverilog)

Fixed a typo in RTLIL::Module::addReduce...

Improved verific command (added support for some operators)

Improvements in verific command

Added RTLIL::Module::add... helper methods

Added "verific" command

Fixed dumping of timing() { .. } block in libparse

Verbose reading of liberty and constr files in ABC pass

Fixed bug in freduce command

Some minor code cleanups in freduce command

Bugfix in ilang frontend autoidx recovery

Use log_abort() and log_assert() in BTOR backend

Added freduce -dump

Added freduce -stop

Fixed gcc compiler warning

Fixed undef handling in opt_reduce

Fixes for improved techmap of shifts with large B inputs

Fixed use of frozen literals in SatGen

Strictly zero-extend unsigned A-inputs of shift operations in techmap

Added techmap -max_iter option

Improved techmap of shift with wide B inputs

Strictly zero-extend unsigned A-inputs of shift operations

Switched to EZMINISAT_SIMPSOLVER as default SAT solver

Include id2ast pointers when dumping AST

Fixed merging of compatible wire decls in AST frontend

Bugfix in recursive AST simplification

fixed freduce for Minisat::SimpSolver: use frozen_literal()

ezSAT: Added frozen_literal() API

ezSAT: Fixed handling of eliminated Literals, added auto-freeze for expressions

Added ezSAT::eliminated API to help the SAT solver remember eliminated variables

ezSAT bugfix: don't call virtual methods in base class constructor

Removed ezSAT::assumed() API

Removed ezSAT built-in brute-froce solver

Fixed vhdl2verilog temp dir name

Fixed vhdl2verilog help message

Fixed const folding of $bu0 cells

Fixed bit-extending in $mux argument (use $bu0 instead of $pos)

Added support for $bu0 to SatGen

Don't blow up constants unneccessarily in Verilog frontend

Added support for Minisat::SimpSolver + ezSAT frezze() API

Fixed small memory leak in Pass::call()

Fixed bug in generation of undefs for $memwr MUXes

Fixed bug (typo) in passes/opt/opt_const.cc

Added $lut support to blif backend (by user eddiehung from reddit)

Added ezMiniSat EZMINISAT_INCREMENTAL compile-time option

Made MiniSat solver backend configurable in ezminisat.h

Added workaround for vhdl-style edge triggers from vhdl2verilog to proc_arst

Added vhdl2verilog

Progress in presentation

Better handling of nameDef and nameRef in edif backend

Fixed instantiating multi-bit ports in edif backend

Use private namespace in mem_simple_4x1_map

Added tests/techmap/mem_simple_4x1

Renamed "write_blif -subckt" to "write_blif -icells" and added -gates and -param

Progress in presentation

Progress in presentation

Added _TECHMAP_REPLACE_ feature to techmap

Added "extract -ignore_parameters" and "extract -ignore_param ..."

Added "extract -map %<design_name>"

Added "design -push" and "design -pop"

Progress in presentation

Added connwrappers command

Cleanups in handling of read_verilog -defer and -icells

Progress in presentation

Added vcd2txt.pl and txt2tikztiming.py (tests/tools/...)

Merge branch 'master' of github.com:cliffordwolf/yosys

Progress in presentation

Added techmap support for _TECHMAP_CONNMAP_*_

Added "sat -dump_cnf"

Coding style corrections in SatHelper::dump_model_to_vcd()

Improved non-verbose ezSAT::printDIMACS() format

Added "sat -initsteps"

Added Verilog support for "`default_nettype none"

Renamed "sat -dump_fail_to_vcd" to "sat -dump_vcd" and some minor cleanups

Added "-dump_fail_to_vcd" argument to SAT solver

Progress in presentation

Better preserve wires when flattening (in comparison to techmap)

Progress in presentation

Added some additional checks to techmap

Added CONSTMSK and CONSTVAL feature to techmap

Fixed handling of "keep" attribute on wires in opt_clean

Added a warning note about error reporting to read_verilog help message

Progress in presentation

Fixed use of selection in splitnets command

Added recursion support to techmap

Progress in presentation

Progress in presentation

Improved support for constant functions

Now we are in Yoys 0.2.0+ development