merge most of misoc 54e1ef82 and migen e93d0601 changes

Merge pull request #15 from joeladdison/master

Add strcasecmp function to lib

gen/genlib/cdc: add GrayDecoder from misoc

Add strcasecmp function to lib

soc/tools/litex_term.py: fix reader for c = b"\r" case

soc/interconnect/stream/: add busy signal to PipelinedActor

Merge pull request #13 from mithro/master

Raise AttributeError.

Raise AttributeError.

Makes hasattr work correctly.

Merge pull request #12 from mithro/makefile-fix

Fix Makefile dependency inclusion for other software.

Fix Makefile dependency inclusion for other software.

Merge pull request #11 from mithro/file-dont-change

Only require rebuild on actual changes

Merge pull request #10 from mithro/etherbone

Patches to make it easier to work with Etherbone

Allow CSRElement objects to be autocompleted.

Provide csr_data_width via the constants.

bios: Include dependency rebuild info.

main.o is not a phony target.

Use write_to_file helper.

Don't modify file if contents hasn't changed.

Make the csv directory if it doesn't exist.

litex/boards: add machxo3 starter kit platform

litex/build: move xcf_template to platform (xcf is specific to platform)

soc/software/bios/main: revision command becomes ident

soc/software/bios: remove dataflow

litex_term: nicer progress bar

build/xilinx/vivado: fix settings source on linux

Merge pull request #9 from mithro/vprintf-fix

libbase: Adding missing vprintf function.

Merge pull request #7 from mithro/master

soc/software/Makefile: Fix Makefile depend generation.

libbase: Adding missing vprintf function.

Fixes #8.

```
int vprintf(const char *format, va_list ap);

The functions vprintf(), vfprintf(), vsprintf(), vsnprintf() are equivalent to
the functions printf(), fprintf(), sprintf(), snprintf(), respectively, except
that  they  are  called  with  a  va_list instead of a variable number of
arguments.
```

soc/software/Makefile: Fix Makefile depend generation.

Previously the flags were not actually set and the *.d files were never
actually generated.

boards/targets/sim: fix

ElasticBuffer: infer reset

gen/genlib/cdc: add ElasticBuffer

boards/platforms: add papilio_pro

soc/tools/remote: allow direct use of comm_udp and some fixes

build/xilinx/ise: remove debug print

setup.py: remove litex_client from console_scripts, we just need to import RemoteClient in our test scripts

build/xilinx/ise: fix top name

boards/targets/sim: desactivate refresh for simulation

soc/tools/remove/comm_uart: limit write bursts to 8 32bits words

gen/sim/vcd: allow continous update of vcd file and dynamic signals

With continous update, VCD header needs to be writen at the beginning of the simulation.
When a new signal is created, we rewrite the header and the content.

build/sim/dut_tb: add bottom line on surface to show frame count

gen/sim/core: add Display support

gen/fhdl/structure: fix Display

build/sim/dut_tb: rename needs to wait

buid/sim: add vga framebuffer with SDL

adapt to litedram changes

soc/integration/soc_dram: sync with litedram

boards/targets/sim: update litedram

gen/fhdl: add Display for debug in simulation

boards/targets: SDRAM modules are now litedram.modules

targets: remove sdram_controller_type parameter (minicon removed)

soc/integration/soc_sdram: use new LiteDRAM names

soc_sdram: remove minicon support (we will make lasmicon more configurable to reduce ressource usage)

software/sdram: cleanup artix7 init

setup.py: fix version (0.1)

move sdram code to litedram (https://github.com/enjoy-digital/litedram)

gen/fhdl/verilog: add do in reserved_keywords

soc/integration/soc_sdram: always generate L2_SIZE constant

soc/software/bios/sdram: add sdrlevel_artix7 (bitslip and delays have to be found manually)

boards/platforms/arty: use 1.5V and the 16bits instead of only 8bits

soc/interconnect/wishbone: add FlipFlop (should be removed)

platforms/arty: add missing address pins, was not going to work :(

gen/genlib/record: fix connect

gen/genlib/record: fix connect

boards/platforms/nexys_video: use TDMS_33 on hdmi

use new Record.connect omit parameter (replace leave_out)

gen/genlib/record: rename leave_out by omit and add keep parameter to Record.connect

boards/plaforms/nexys_video: fix hdmi_out pinout

soc/software/bios: show cpu on first banner line

Merge pull request #2 from mithro/master

More fixes.

soc/integration/cpu_interface: fix clang detection

Make verilator build output error messages.

bios: Print CPU architecture on boot.

Merge pull request #1 from mithro/master

Bunch of small fixes

libcompiler_rt: Fixing Makefile for CPU endianness.

soc/cores: fix spi

Merge branch 'master' of https://github.com/enjoy-digital/litex

Allow using gcc for or1k.

 * Using CLANG can set by using CLANG=1 or CLANG=0 in the environment.
 * or1k continues to default to CLANG if environment is not net.

bios: Use single characters for boot modes.

 * The function keys never really worked properly.
 * Also add commands for the ROM/Flash/etc.

soc/cores/sdram/settings: simplify modules and fix timing margins computation

Merge branch 'master' of https://github.com/enjoy-digital/litex

build/xilinx/ise: use Tim's fix on add_period_constraint and add_false_path_constraint

soc/interconnect/dma_lasmi: change endpoint names

Merge branch 'master' of https://github.com/enjoy-digital/litex

soc/integration/soc_sdram: allow passing controller settings in register_sdram

software/include/base: fix system.h for or1k

software/common: use -std=gnu99 for GCC

soc/interconnect/stream/PipelinedActor: add latency attribute

build/sim: adapt verilator simulation to new stream signals

soc/software/libcompiler_rt: fix mulsi3 compilation

soc/software/libnet/microudp: fix debug flag

soc/software: fix libcompiler_rt mulsi3.c compile

initial RISC-V support (with picorv32), still some software to do (manage IRQ, L2 cache flush)

soc/software/bios: update default ip addresses (local: 192.168.1.50 / remote: 192.168.1.100)

soc/interconnect/stream_sim: add more genericity to PacketStreamer/PacketLogger to use them for all cores

soc/cores/sdram/phy: fix S6QuarterRateDDRPHY

README: update

gen/sim: hack to update vcd output file during simulation (allow visualizing progress directly and having a vcd file even when simulation fails or doesn't stop)

gen/sim, fhdl: remove port.we_granularity limitation on simulations

We have to find a way to eliminate all replaced memory ports from specials,
here we use a workaround and remove remaining _MemPorts before simulating.

If possible, proper way would be to remove replaced ports from specials.
Another solution can to remove all ports that are no longer associated with
a Memory.

soc/interconnect/stream_sim: use passive generators and some cleanup