rename/convert/merge XLCASTU/XLCASTS to EXTZXL/EXTSXL

rewrite all uses of XLCASTU/XLCASTS

add EXTZ since it's in PowerISA v3.1B (see lbz for an example)

fix EXTSXL/XLCASTU/XLCASTS when inputs are python ints

use proper cast function

change XLEN-ification

See bug #1064

change extsb/h/w to scale based on XLEN rather than extending from a fixed width

See https://bugs.libre-soc.org/show_bug.cgi?id=1061

add shaddw

spelling fix

media: migrate to binutils

sv_binutils: fix broken script

add power_decode_svp64_rm.py capability for new LD/ST format
https://bugs.libre-soc.org/show_bug.cgi?id=1047

add quick test_pysvp64dis.py of LD/ST data-dependent fail-first

https://bugs.libre-soc.org/show_bug.cgi?id=1047
start sorting out power_insn.py to conform to new LD/ST spec.
Data-Dependent Fail-First gets top priority, pred-result is dropped,
saturation removed from LDST-IDX leaving space for "els" to be added
with its own bit

whitespace cleanup (80 char per line hard limit)

comment about massive unnecessary code-duplication that should not
have been done in the way it was, but it is a good step along the right
lines because it a gets the job done by b producing the right answers
that c get us to the simplified path in an incremental fashion.
am adding this note in the source code to make sure that readers are aware

fix setvl unit test which happened to use deprecated
DCT schedule

fix add-like CA/OV outputs

this is a massive kludge, but that's what lkcl requested due to time constraints

fix broken test case

forgot to set the expected value to the input value for inputs that aren't outputs

add addex to simulator

works, except it has incorrect CA/OV outputs, which I'll fix as part of fixing all add-like ops

fix typo when getting pseudo-code output variables

switch to testing Rc=1 variants

fix `neg[o].` causing the simulator to raise TypeError

add case_nego_

rename le -> lt since CR bits are lt, gt, eq, and so, not le

remove DCT/iDCT redundant modes which require less-efficient cos tables
turns out that values are often repeated so why waste space especially
when the svshape instruction is under pressure
this goes into https://libre-soc.org/openpower/sv/rfc/ls009/

add test cases for ca/ov outputs of a bunch of add-like ops covered by pia

add check against PIA's output downloaded from ftp.libre-soc.org

all whitespace. reduce to under 80 chars

update comments on svstep returning pack/unpack state

fix docs to align with recent change in setvl syntax/operation

whitespace - 80 char limit

in xchacha20 svp64 assembler remove r22 from setvl and
use (new, modified) setvl options.  see simplev.mdwn

updated simplev setvl specification pseudocode: MAJOR spec change.
VF is set and persistence cleared when *MAXVL* is set
test affected: chacha20

whitespace

whoops added "CRB-Form" format not "CRB"

add .bin files to target

fix typo

and *.elf files

also clean *.bin files

Enable compilation and execution on x86 as well

Pass object code filename instead of actual data

This enables compilation on non-Power architectures.

brief explanation of Vertical-First

spelling

whitespace cleanup

Documentation about SVP64 implementation of XChacha20

fix tabs

final working version

add for syntax highlighting

comment some prints, use correct boundaries when copying ciphertext buffer

use svp64 version

print correct/svp64 cipher text

Add xchacha_encrypt_bytes_svp64

call xchacha_encrypt_bytes_svp64

rewrite loop

Refactor code, add quarterround macros

Add xchacha_encrypt_bytes_svp64 wrapper function

add CRB-Form fields for crternlogi and crbinlog, they are both now
reduced to 3-in 1-out, both needing to become overwrites due to the
mask field (msk) making BF a Read-Modify-Write
https://bugs.libre-soc.org/show_bug.cgi?id=1023#c4

First working version of SVP64 arm xchacha_hchacha20() function

set MAXVL=VL=32 first, then set vertical-first separately
(chacha20)

used same input data as the actual C test

WIP: fixed some registers, wrong VL

uncomment loop

change target registers in test_caller_svp64_chacha20.py to match
those in xchacha20_svp64.s

whoops use same temp reg for ctr

parameterise svstep RT (set to 16 in chacha20 test)

parameterising VL and SHAPE0-2 in chacha20 test

parameterise the target block in chacha20 test,
set the parameter (block) to GPR 64

add print-out for chacha20 schedule

fix tabs

[WIP] xchacha20 SVP64 implementation using pypowersim wrapper

use absolute path

update pseudocode for dsld/dsrd to note that only when Rc=1 is setting
overflow=1 relevant. for ls003

after move data to new directory, update runner-script to match

power_enums: enable Rc-aware dsld/dsrd

fields.text: fix TLI XO format

bitmanip.mdwn: add missing Rc static operand

svp64_utf_8_validation.py: convert labels to addresses

power_insn: fix dst/src duplication detection

power_insn: canonicalize SVP64 insn name

power_insn: hack CR assembly

power_insn: override bogus FMA instructions

power_insn: refactor operands; simplify lookups

pysvp64asm: drop obsolete code

power_insn: fix paired registers disassembly

power_insn: support legacy style

power_insn: major refactoring and cleanup

pysvp64dis: do not create temporary bytes upon load

power_enums: support paired registers

power_fields: support assignment to same class instance

power_enums: fix CR register types

power_enums: fix RC1 predicates conversion

pysvp64asm: avoid empty fields

isatables: split dsld/dsrd Rc versions

power_insn: fix signed operands assembly

power_insn: fix arguments conversion

power_insn: fix specifiers errors

power_insn: common records lookup

power_insn: consider EXTS operand as signed

power_insn: discard SVP64 record for word instructions