Merge pull request #1465 from YosysHQ/dave/ice40_timing_sim
[yosys.git] / frontends / verilog /
drwxr-xr-x   ..
-rw-r--r-- 83 .gitignore
-rw-r--r-- 891 Makefile.inc
-rw-r--r-- 7357 const2ast.cc
-rw-r--r-- 13680 preproc.cc
-rw-r--r-- 20081 verilog_frontend.cc
-rw-r--r-- 2994 verilog_frontend.h
-rw-r--r-- 14181 verilog_lexer.l
-rw-r--r-- 71262 verilog_parser.y