Merge pull request #916 from YosysHQ/map_cells_before_map_luts
[yosys.git] / frontends / verilog /
drwxr-xr-x   ..
-rw-r--r-- 83 .gitignore
-rw-r--r-- 889 Makefile.inc
-rw-r--r-- 6885 const2ast.cc
-rw-r--r-- 13467 preproc.cc
-rw-r--r-- 19178 verilog_frontend.cc
-rw-r--r-- 3051 verilog_frontend.h
-rw-r--r-- 13400 verilog_lexer.l
-rw-r--r-- 60195 verilog_parser.y