build.res,vendor: place clock constraint on port, not net, if possible.
[nmigen.git] / nmigen / vendor /
drwxr-xr-x   ..
-rw-r--r-- 0 __init__.py
-rw-r--r-- 15562 intel.py
-rw-r--r-- 22572 lattice_ecp5.py
-rw-r--r-- 24133 lattice_ice40.py
-rw-r--r-- 15811 lattice_machxo2.py
-rw-r--r-- 18462 xilinx_7series.py
-rw-r--r-- 17943 xilinx_spartan_3_6.py
-rw-r--r-- 18323 xilinx_ultrascale.py