Added workaround for vhdl-style edge triggers from vhdl2verilog to proc_arst
[yosys.git] / passes / proc /
drwxr-xr-x   ..
-rw-r--r-- 222 Makefile.inc
-rw-r--r-- 2625 proc.cc
-rw-r--r-- 10331 proc_arst.cc
-rw-r--r-- 5874 proc_clean.cc
-rw-r--r-- 15082 proc_dff.cc
-rw-r--r-- 3630 proc_init.cc
-rw-r--r-- 9575 proc_mux.cc
-rw-r--r-- 3130 proc_rmdead.cc