Make L2+ caches allocate new block for writeback misses
[gem5.git] / src / mem /
drwxr-xr-x   ..
-rw-r--r-- 2470 Bridge.py
-rw-r--r-- 2462 Bus.py
-rw-r--r-- 1688 MemObject.py
-rw-r--r-- 2880 PhysicalMemory.py
-rw-r--r-- 2115 SConscript
-rw-r--r-- 11002 bridge.cc
-rw-r--r-- 6792 bridge.hh
-rw-r--r-- 21416 bus.cc
-rw-r--r-- 12348 bus.hh
drwxr-xr-x - cache
drwxr-xr-x - config
-rw-r--r-- 116353 dram.cc
-rw-r--r-- 4855 dram.hh
-rw-r--r-- 1986 mem_object.cc
-rw-r--r-- 2652 mem_object.hh
-rw-r--r-- 10011 packet.cc
-rw-r--r-- 22392 packet.hh
-rw-r--r-- 2495 packet_access.hh
-rw-r--r-- 5344 page_table.cc
-rw-r--r-- 3792 page_table.hh
-rw-r--r-- 16787 physical.cc
-rw-r--r-- 6146 physical.hh
-rw-r--r-- 3945 port.cc
-rw-r--r-- 11039 port.hh
-rw-r--r-- 2000 port_impl.hh
-rw-r--r-- 9854 request.hh
-rw-r--r-- 5987 tport.cc
-rw-r--r-- 6448 tport.hh
-rw-r--r-- 5431 translating_port.cc
-rw-r--r-- 2696 translating_port.hh
-rw-r--r-- 3642 vport.cc
-rw-r--r-- 3365 vport.hh